嵌入式数字锁相环的设计与实现

收稿日期:2002-05-24 第20卷　第6期计　算　机　仿　真2003年6月 文章编号:1006-9348(2003)06-0093-03嵌入式数字锁相环的设计与实现单长虹1,孟宪元2(1.南华大学电气工程学院,湖南衡阳421001;2.清华大学电子工程系,北京100084)摘要:介绍了应用VH D L 技术设计嵌入式数字锁相环的方法,给出了系统仿真结果,并用可编程逻辑器件FPG A 予以实现。

该锁相环能够实现正交锁定或反相锁定,并具有控制灵活、锁定频率高和系统稳定性好等特点。

关键词:数字锁相环;片上系统;可编程逻辑器件中图分类号:TP391.9 文献标识码:B图1　数字锁相环路的系统框图1　引言当前的半导体工艺水平已经达到了深亚微米,正在向100nm 以下发展。

以FPG A 为例,美国XI L 2I NX 公司最新研制的Virtex Ⅱ系列的器件,其系统门的密度已达1000万门,系统工作频率为100MH z 以上。

因此,未来的集成电路技术的发展趋势,是把整个系统集成到一个芯片上去,这种芯片被称为片上系统,即S oC (System on a chip )。

由于数字锁相环路(DP LL )在数字通信、无线电电子学和自动控制等领域有着广泛的应用,所以我们在设计用于这些领域的系统芯片时,可以把数字锁相环作为一个子系统(或功能模块)嵌入S oC ,构成片内锁相环。

下面将介绍采用VH D L 技术设计DP LL 的一种方案。

2　系统工作原理数字锁相环路的系统框图如图1所示,其中数字鉴相器有两个,一个异或门鉴相器(EX OR ),另一个是边缘触发型数字鉴相器(ECPD )。

数字环路滤波器由变模可逆计数器构成,数控振荡器由加/减脉冲控制器和除N 计数器组成。

可逆计数器和加/减脉冲控制器的时钟频率分别为M f 0和2N f 0。

这里f 0是环路的中心频率,一般情况下M 和N 为2的整数幂。

clk3是ECPD 鉴相器的时钟信号。

在数字锁相环路中,两个鉴相器可分别比较输入信号u 1a 或u 1b 与输出信号u 2的相位差。

其输出信号为u d1和u d2。

二选一选择器的输出信号u d 作为可逆计数器的计数方向控制信号。

当u d 为低电平时,可逆计数器作“加”计数。

反之,当u d 为高电平时,可逆计数器作“减”计数。

两个鉴相器在环路锁定(即零相差)时,它们的输出为50%占空比的方波,其波形如图2所示。

在这种情况下,可逆计数器“加”与“减”的周期相同,只要可逆计数器的k 值足够大,其输出端就不会产生进位或借位脉冲。

这时,加/减脉冲控制器只对时钟2N f 0进行二分频,使u 1a 与u 2的相位保持正交,或使u 1b 与u 2的相位保持反相。

在环路未锁定的情况下,两个鉴相器的输出将不再是50%占空比的方波。

若u d =0时,它使可逆计数器持续加计数,并导致进位脉冲产生,进位脉冲作用到加/减脉冲控制器的“加”控制端i ,该控制器便在二分频过程中加入半个时钟周期。

反之,若u d =1,可逆计数器持续减计数,并将发出借位脉冲到加/减脉冲控制器的“减”输入端d ,于是,该控制器便在二分频的过程中减去半个周期。

这个过程是连续发生的。

加/减脉冲控制器的输出经过除N 计数器后,使得本地估算信号u 2的相位受到调整,最终达到锁定状态。

图2　零相差情况下鉴相器的工作波形3　环路部件的设计这里重点介绍用ECPD 鉴相器的环路设计和数字环路滤波器的设计。

ECPD 鉴相器是由J K 触发器构成,其输入信号分别为u1b和u2,输出信号为u d2,u d2经二选一选择器送至u d,控制可逆计数器做加、减计数。

在环路处于锁定时,由于u d2的方波周期比EX OR鉴相器输出信号的周期长一倍,因此,当锁定信号的频率很高时,在本地高速时钟M f0的驱动下,可逆计数器将因频繁循环计数而产生周期性的进位和借位脉冲。

这将导致环路出现严重的相位抖动,甚至失锁。

为了消除这种缺陷,我们设计了一个环路锁定检测器。

当环路未锁定时,检测器输出高电平,使可逆计数器正常计数;当环路完全锁定时,检测器输出低电平,使可逆计数器停止计数,它便不会再产生进位或借位脉冲,这就根除了环路的相位抖动或失锁现象。

数字环路滤波器是由变模可逆计数器构成。

在u d的控制下,当j=0时,对时钟M f0进行“加”计数;当j=1时,进行“减”计数。

可逆计数器的计数容量(模K)可以通过外部电路对A、B、C、D四位进行预置,从而方便地改变模数。

其预置模数的对应关系见表1。

可见,可逆计数器的计数长度能够根据模数K值的大小来实现数字编程控制。

取D、C、B、A 为0001时,K=23,计数长度只有三级,因而可以扩大捕捉带,缩短锁定时间。

在D、C、B、A为1111时,K=217,计数长度为十七级,这时捕捉带缩小,锁定时间延长。

表1　可逆计数器的模(K)控制D C B A模K0000禁止00012300102400112501002601012701102801112910002101001211101021210112131100214110121511102161111217本系统中有三个分频器,我们设计了一个通用分频器,可以根据不同的分频比设置相应的参数。

下面给出该分频器的VH D L设计程序。

library ieee;use ieee.std logic1164.all;use ieee.std logic unsigned.all;entity count x isgeneric(countersize:integer:=c);port(clk,reset:in std logic;cao:out std logic);　end count x;architecture behave of count x issignal cq:integer range0to countersize;beginprocess(clk,reset,cq)begin　if reset=’0’then cq<=0;　elsif(clk’event and clk=’0’)then if cq<countersize then cq<=cq+1; else cq<=0; end if;　end if;end process;process(reset,cq)begin if reset=’0’then cao<=’0’; elsif cq=countersize then cao<=’1’; else cao<=’0’; end if;end process;end behave;根据对各环路部件的分析,我们也可以设计出其它相应的VH D L程序。

4　系统仿真与分析本系统采用XI LI NX公司的F oundation3.1版本的软件进行设计,并用S partan2系列的FPG A器件予以实现。

下面分别给出变模可逆计数器和加/减脉冲控制器的仿真波形如图3、图4所示。

从图3中可见,当j=0时,可逆计数器做加计数,若取模k=26,则当计数值cq=0003FH时,计数器产生进位脉冲(r1=1);当j=1后,在下一个时钟的上升沿到来时,可逆计数器开始做减计数,当cq=00000H时,产生借位脉冲(r2=1)。

改变模k便可延长或缩短可逆计数器产生进位脉冲和借位脉冲的时间。

同时,参见图1可知,可逆计数的加/减计数信号j是由鉴相器的输出信号u d控制的,而其进位脉冲r1和借位脉冲r2又分别与加/减脉冲控制器的i和d相接,用于控制其输出脉冲的序列。

图6　使用ECPD 鉴相器的环路仿真波形图(下转第42页)图4　加/减脉冲控制器的仿真波形图 由图4可见,在无进位和借位脉冲时,加/减脉冲控制器对2N f 0时钟进行二分频。

一旦可逆计数器有进位脉冲或借位脉冲输出时,作用到加/减脉冲控制器i 或d 端,便使其输出脉冲序列发生了变化。

当可逆计数器输出一个进位脉冲时,使i =1,则在i 的下降沿到来之后,加/减脉冲控制器的输出端q 插入一个脉冲,即在其输出序列中加入了半个周期;反之,当可逆计数器输出一个借位脉冲时,使d =1,则在d 的下降沿到来之后,q 端删除一个脉冲,即在加/减脉冲控制器的输出序列中删去了半个周期。

由以上对图3、4仿真波形的分析可知,变模可逆计数器和加/减脉冲控制器的逻辑功能符合设计要求。

把数字锁相环的各部件连接起来进行系统仿真。

使用EX OR 鉴相器的环路仿真波形如图5所示。

图中r1i 和r2d 分别是送入加/减脉冲控制器的进位与图5　使用EX OR 鉴相器的环路仿真波形图(取K=26)借位脉冲信号,t 为二选一选择器的控制信号。

当t =0时,EX OR 鉴相器工作。

由图中可见,在环路未锁定时,有进位脉冲产生(r1i),该信号控制数控振荡器做频率调整。

而在环路锁定后,输入信号u 1a 与输出信号u 2的相位正交。

值得指出的是,对于使用EX OR 鉴相器的环路而言,模K 的取值要适当。

若K 值取得太小,即使在环路锁定时,由于可逆计数器频繁地循环计数,也会产生周期性的进位和借位脉冲,使环路出现相位抖动。

为了减小这种相位抖动,K 值必须大于M/4。

但是,若K 值取得太大,又会使环路的锁定时间延长。

因此,应当根据不同的设计要求,选择合适的模(K )值。

使用ECPD 鉴相器的环路仿真波形如图6所示。

图中en k 是可逆计数器使能端的控制信号,xcountk/cq 表示其计数值。

由图中可见,此时t =1,ECPD 鉴相器工作。

在环路未锁定时,可逆计数器正常计数,有进位脉冲(r1i )和借位脉冲(r2d )产生。

在环路锁定之后,输入信号u 1b 与输出信号u 2的相位反相。

由于当环路完全锁定时,锁定检测器输出低电平,使en k =0,可逆计数器停止计数,此后将不会再产生进位和借位脉冲,因而消除了环路出现相位抖动或失锁的现象,增强了系统的稳定性。

5　结束语采用VH D L 设计嵌入式数字锁相环路,具有设计灵活、修改方便和易于实现的优点。

这种片内锁相环能够实现正交锁定或反相锁定,且控制灵活,锁定信号频率高,系统稳定性好,占用芯片资源少,具有十分广泛的用途。

6　结论通过对大量问题实例的仿真实验,我们可以概括该算法具有如下特点:1)基于组内作业和作业组之间优化必要条件的算法,为搜寻大规模优化调度问题的解提供了一个很好的思路;2)该算法的计算量很小,并能够寻找到次优解或最优解。

参考文献:[1]　S W ebster and K R Baker.Scheduling groups of jobs on a single ma 2chine [J ].Operations Research ,1995,43(4):692-704.[2]　C N P otts and M Y K ovaly ov.Scheduling with batching :A review[J ].European Journalof Operational Research ,2000,120:228-249.[3]　C L M onma and C N P otts.On the com plexity of scheduling with batchsetup times [J ].Operations Research ,1989,37(5):798-804.[4]　K R Baker and M J M agazine.M inimizing maximum lateness with jobfamily[J ].2000,127:126-139.作者简介王秀利(1966-),男(汉族),河北省人,现为上海交通大学控制理论与控制工程专业博士研究生,主要从事生产计划与调度理论及应用的研究。