中南大学EDA实验报告
中南大学实验报告课程:eda 技术班级：学号：姓名：指导老师：实验时间：2013年6月eda---交通灯实验1、实验目的通过此实验让用户进一步了解、熟悉和掌握 cpld/fpga 开发软件的的使用方法及verilog hdl 的编程方法。
学习简单状态机的设计和硬件测试。
2、实验器材主要仪器设备1、微机 1台2、quartusii集成开发软件 1套3、eda实验装置 1套3、实验内容本实验的内容是设计一个简易的交通灯控制器，要求能实现红、绿、黄灯三种信号的控制并通过数码管显示倒计时时间。
整个设计在smartsopc 实验箱上实现，用第一、第二个数码管显示a方向的倒计时时间，用第七、第八个数码管显示b方向的倒计时时间。
此外，由于缺少交通灯模块，本实验用第一、第二、第三个led灯代表a方向的红、绿、黄灯三种信号，用第六、第七、第八个led灯代表b方向的红、绿、黄等三种信号。
4、实验原理本实验设计的交通灯控制器要求实现对 a、b 两个方向的红、绿、黄灯三种信号的控制，并能实现时间显示的倒计时。
因此每个方向的信号可用一个状态机实现，状态的跳转顺序为红灯-绿灯-黄灯-红灯（另一个的状态应为绿-黄-红-绿），同时设计一个计时器，来记录每种灯的倒计时时间。
最后将交通灯的状态信息输出至数码管和对应led灯。
注意，一个方向的红灯时间应和另一个方向的绿黄灯时间总和相等。
5、实验步骤1) 启动quartus ii 建立一个空白工程，然后命名为traffic_test.qpf（器件为：ep3c55f484c8）。
2) 完成交通灯控制模块traffic_ctrl.v、交通灯显示模块traffic_display.v，加入顶层模块traffic_test.v，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
3) 参考基础实验《led驱动》及《动态数码管显示》的引脚绑定脚本文件setup.tcl，建立并执行新的引脚绑定脚本文件：setup.tcl。
（rst_n为pin_b11）；4) 对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
5) 确保jp6上的led0-led7已通过跳线与fpga引脚相连。
6) 按核芯板上的复位按键，观察交通灯是否正常运作。
5. 结构图6、实验分析1、分频模块本实验采用了100hz 的时钟做扫描频率，2.5hz 的时钟做计数频率，故需要2 个时钟。
p1:process(clk)--分频variable count1:std_logic_vector(7 downto 0);beginif clkevent and clk=1 thencount1:=count1+1;if count1<20 thenclkk<=0;elsif count1<40 thenclkk<=1;else count1:=00000000;clkk<=0;end if;end if;end process p1分频模块封装好时序仿真结果如下：2、计数模块本实验共有3种模的计数，分别为模30、模5和模25，而且是减1计数。
用一个变量来选择给数码管赋不同的初值，以实现不同的模值计数。
p2: process(m,cz)--赋不同初值variable z:std_logic_vector (7 downto 0);begincase m iswhen 00 => z:=01100000;--60when 01 => z:=00100000;--20when 10 => z:=00000100;--4when others=> null;end case;if cz=11 or cz=10 or rst=0 then bcd<=z;b<=1;else b<=0;end if;end process p2;p22:process(clkk,en,rst)--减1计数variable bcd2:std_logic_vector(7 downto 0):=01100000;beginif rising_edge(clkk) thencase b iswhen 1=>bcd2:=bcd;when others=> null;end case;if rst=1 thenif en=1 thenif bcd2>1 thenif bcd2(3 downto 0)=0000 then--bcd2:=bcd2-7;bcd2(7 downto 4):=bcd2(7 downto 4)-0001;bcd2(3 downto 0):=1001;else bcd2:=bcd2-1;end if;elseif zt=00 thens60<=1;s20<=0;s4<=0;elsif zt=10 then 8s60<=0;s20<=1;s4<=0;else s60<=0;s20<=0;s4<=1;--else s60<=1;s20<=1;s4<=1;end if;end if;end if;end if;end if;bbccdd<=bcd2;end process p22;计数模块封装好时序仿真图如下：当30s 绿灯还没有计数完s=1，状态仍然维持不变（计数不变）当0s 后s=1，状态改变（计数改变）3、状态转换模块由于交通灯的状态是在 4 个状态中循环，故可以利用状态机来完成交通灯的状态转换，状态机转化的条件如下：模块程序如下p3:process(states,clk,s60,s4,s20)--状态转移beginif rising_edge(clk) thencase states iswhen mgcr=> case a iswhen 1=>cz<=00;a<=0;when others=>null;end case;if s60=1 thenif s=1 thenstates<=mycr;m<=10;zt<=01;cz<=11;a<=1; else cz<=10;end if;else cz<=00;end if;when mycr=> case a iswhen 1=>cz<=00;a<=0;when others=>null;end case;if s4=1 thenstates<=mrcg;m<=01;zt<=10;cz<=11;a<=1; else cz<=00;end if; 11when mrcg=> case a iswhen 1=>cz<=00;a<=0;when others=>null;end case;if (s=0 or (s20=1 and s=1)) thenstates<=mrcy;m<=10;zt<=11;cz<=11;a<=1; else cz<=00;end if;when mrcy=> case a iswhen 1=>cz<=00;a<=0;when others=>null;end case;if s4=1 thenstates<=mgcr;m<=00; zt<=00;cz<=11;a<=1;else cz<=00;end if;end case;end if;end process p3;时序仿真图如下：4、显示模块完成要显示的数由bcd 码转化为相应的数码管七段码，由于数码管采用动态扫描的显示方式，还需要产生位选信号。
程序如下：p4:process (clk)--数码管显示variable sseell:std_logic_vector(2 downto 0);beginif clkevent and clk=1 thenif sseell<001 thensseell:=sseell+1;else sseell:=000;end if;end if;sel<=sseell;case sseell iswhen 000=>xianshi<= bbccdd ( 7 downto 4);when 001=>xianshi<= bbccdd ( 3 downto 0 );when others=>null;end case;case xianshi iswhen 0000=>qiduan<=00111111;when 0001=>qiduan<=00000110;when 0010=>qiduan<=01011011;when 0011=>qiduan<=01001111;when 0100=>qiduan<=01100110;when 0101=>qiduan<=01101101;when 0110=>qiduan<=01111101;when 0111=>qiduan<=00000111;when 1000=>qiduan<=01111111;when 1001=>qiduan<=01101111;when others=> null;end case;end process p4;时序仿真图如下：1. 顶层原理图：通过例化好的元件符号，在顶层文件中绘制原理图，来综合实现交通灯的整体功能。
eda实验报告实验总结心得
eda实验报告实验总结心得1.引言1.1 概述本实验报告旨在总结分析EDA实验的过程和结果，并分享实验中的心得体会。
通过本次实验，我学习了EDA（Exploratory Data Analysis）的基本概念和方法，了解到其在数据分析和数据挖掘领域的重要性。
EDA是一种数据分析技术，通过对数据集进行探索性分析，揭示出数据之间的关系、趋势和规律，为后续的数据处理和模型建立提供有效的指导。
通过可视化和统计方法，EDA可以帮助我们深入理解数据集的特征，并发现其中的异常值、缺失值、重复值等问题，为数据清洗和预处理提供依据。
在本次实验中，我们使用了Python编程语言以及相关的数据分析库（如Pandas、Matplotlib等）来进行EDA实验。
实验过程包括了数据集的加载、数据的基本统计信息分析、数据可视化等环节。
通过对数据集进行统计描述和可视化展示，可以更直观地了解数据的分布情况、关联关系以及异常值的存在情况。
本次实验的目的是通过实际操作来掌握EDA技术的应用方法，并能够运用其提供的工具和技巧来解决实际问题。
通过对数据的探索和分析，我们可以更好地理解数据集本身的特点和规律，为后续的数据处理和建模工作打下基础。
总之，本篇实验报告将分享我在进行EDA实验过程中的所见所闻、所思所感，希望能够对读者对于EDA技术的理解和应用有所启发，并为数据分析和挖掘领域的学习提供一些借鉴思路。
1.2 文章结构本篇实验报告共分为引言、正文和结论三个部分。
引言部分主要对本次实验进行概述，说明文章的目的和意义。
在概述中，将简要介绍本次实验的背景以及实验所涉及的主要内容。
接下来，将介绍文章的结构，明确各个章节的内容，使读者可以更好地理解整篇文章的组织结构。
正文部分是本次实验报告的核心部分。
首先，将详细讲述实验的背景，包括实验的目的、相关理论知识和实验的重要性。
其次，将详细描述实验的具体过程，包括实验所使用的材料与方法、实验的步骤和操作，以及实验中的关键数据和实验结果。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验报告完结版
EDA实验报告完结版一、实验目的本次 EDA 实验的主要目的是通过实际操作和设计，深入理解和掌握电子设计自动化（EDA）技术的基本原理和应用。
具体而言，包括熟悉 EDA 工具的使用方法，学会运用硬件描述语言（HDL）进行逻辑电路的设计与描述，以及通过综合、仿真和实现等流程，将设计转化为实际的硬件电路，并对其性能进行评估和优化。
二、实验环境本次实验所使用的 EDA 工具为_____，该工具提供了丰富的功能模块和强大的设计支持，包括原理图编辑、HDL 代码编写、综合、仿真和下载等。
实验所使用的硬件平台为_____开发板，其具备多种接口和资源，便于对设计的电路进行实际验证和测试。
三、实验内容1、基本逻辑门电路的设计与实现使用 HDL 语言（如 Verilog 或 VHDL）设计常见的基本逻辑门电路，如与门、或门、非门等。
通过编写代码，对逻辑门的输入输出关系进行描述，并进行综合和仿真，验证设计的正确性。
2、组合逻辑电路的设计与实现设计并实现较为复杂的组合逻辑电路，如加法器、减法器、编码器、译码器等。
运用 HDL 语言描述电路的功能，进行综合和仿真，确保电路在各种输入情况下的输出结果符合预期。
3、时序逻辑电路的设计与实现设计常见的时序逻辑电路，如计数器、寄存器、移位寄存器等。
在设计过程中，考虑时钟信号、同步复位和异步复位等因素，通过仿真验证时序逻辑的正确性，并对电路的性能进行分析。
4、有限状态机（FSM）的设计与实现设计一个有限状态机，实现特定的功能，如交通信号灯控制器、数字密码锁等。
明确状态转移条件和输出逻辑，通过编写 HDL 代码实现状态机，并进行综合和仿真，验证其功能的准确性。
5、综合与优化对设计的电路进行综合，生成门级网表，并通过优化工具对电路进行面积、速度等方面的优化，以满足特定的设计要求。
6、硬件实现与测试将综合后的设计下载到硬件开发板上，通过实际的输入输出信号，对电路的功能进行测试和验证。
观察电路在实际运行中的表现，对出现的问题进行分析和解决。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
中南大学EDA实验报告
中南大学实验报告课程:EDA 技术班级：学号：姓名：指导老师：实验时间：2013年6月EDA---交通灯实验1、实验目的通过此实验让用户进一步了解、熟悉和掌握 CPLD/FPGA 开发软件的的使用方法及Verilog HDL 的编程方法。
学习简单状态机的设计和硬件测试。
2、实验器材主要仪器设备1、微机 1台2、QuartusII集成开发软件 1套3、EDA实验装置 1套3、实验内容本实验的内容是设计一个简易的交通灯控制器，要求能实现红、绿、黄灯三种信号的控制并通过数码管显示倒计时时间。
整个设计在SmartSOPC 实验箱上实现，用第一、第二个数码管显示A方向的倒计时时间，用第七、第八个数码管显示B方向的倒计时时间。
此外，由于缺少交通灯模块，本实验用第一、第二、第三个LED灯代表A方向的红、绿、黄灯三种信号，用第六、第七、第八个LED灯代表B 方向的红、绿、黄等三种信号。
4、实验原理本实验设计的交通灯控制器要求实现对 A、B 两个方向的红、绿、黄灯三种信号的控制，并能实现时间显示的倒计时。
因此每个方向的信号可用一个状态机实现，状态的跳转顺序为红灯-绿灯-黄灯-红灯（另一个的状态应为绿-黄-红-绿），同时设计一个计时器，来记录每种灯的倒计时时间。
最后将交通灯的状态信息输出至数码管和对应LED灯。
注意，一个方向的红灯时间应和另一个方向的绿黄灯时间总和相等。
5、实验步骤1) 启动Quartus II 建立一个空白工程，然后命名为traffic_test.qpf（器件为：EP3C55F484C8）。
2) 完成交通灯控制模块traffic_ctrl.v、交通灯显示模块traffic_display.v，加入顶层模块traffic_test.v，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
3) 参考基础实验《LED驱动》及《动态数码管显示》的引脚绑定脚本文件setup.tcl，建立并执行新的引脚绑定脚本文件：setup.tcl。
EDA实验实验报告2
EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。
学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。
二、实验原理和内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。
通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。
输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。
三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。
（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。
（3）波形仿真验证。
（4）新建图形设计文件命名为full_add.bdf并保存。
微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。
将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。
（6）将full_add.bdf设置为顶层实体。
对该工程文件进行全程便已处理。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。
EDA实验报告 1
EDA实验报告实验名称Protel DXP软件使用方法小结学号姓名座位号上课时间一、实验目的（1）了解完整的PCB的设计工序及方法（2）掌握绘制原理图的设计方法以及制作元件原理图库、封装库方法（3）掌握PCB板设计方法及其后处理方法二、实验环境Protel DXP软件三、实验要求（1）首先设计电路原理图，要求在设计原理图时要按步骤来设计，必要时添加图形来说明实验过程；（2）其次设计电路的PCB板，具体要求如下：元件的布局采用手工布局的方式，布局时要考虑元件布局的规则；布线采用自动布线的方式，布线前要设计布线的规则；要分步骤来说明PCB的设计过程，必要时添加图形来说明实验过程；四、实验内容1.新建PCB工程File→New→Project→PCB Project在新建的PCB工程列表上选中PCB工程，右键选择保存，后缀名为PrjPCB。
2.新建原理图以及PCB。
File→New→Schematic （原理图）原理图中还能设置页面大小等参数。
File→New→PCB将两者命名保存保存，后缀名分别为：SchDoc 和PcbDoc ，同时再保存一次PCB 工程。
在绘制原理图和PCB的过程中要随时注意保存，避免出现意外而丢失数据。
3.绘制原理图①放置元器件在软件窗口的右侧选择Libraries 菜单栏，从中选着需要的元器件。
如果在该元件库没有所需的元器件，可以通过下拉菜单更改库，或者添加其他库。
搜索元器件的格式为“*+名字”，如“*74LS”，按此格式可以搜索到更为完整的元器件。
找到所需的元器件后，双击，就能添加到原理图的空白处。
②连线当所需的元器件全部都添加好后，点击如图的图标，为各个元器件添加连线、总线、端口符号、接地、电源等。
③为元器件编号在放置元器件的时候，系统默认的编号为“C?”、“L?”等，在生成PCB图之前要先每个元器件编上号码。
有两种方法，一种是手动编号，双击编号处修改即可；另一种为系统自动编号。
《电路与模拟电子技术》EDA实验报告(实验一)
《电路与模拟电子技术》EDA实验报告（实验一）
一、实验目的：
1、验证叠加原理的正确性；
2、验证戴维南定理；
二、实验内容
求下图电路的戴维南等效电路，用此电路验证叠加原理的正确性。
1、戴维南等效电路。
第一步：测ab间的开路电压
第二步：测ab间的短路电流
第三步：求等效电阻：
R=18V/4.5A=4Ω
第四步：ab间的电流为I=18V/（4+8）Ω =1.5A
2、验证叠加原理的正确性
第一步：电路中只有电流源作用时，测出ab间的电流
第二步：电路中只有电压源作用时，测出ab间的电流
第三步：算出ab间的电流I=2A-500mA=1.5A
三、实验总结：
在仿真的过程中出现的问题：
验证叠加原理的正确性的第一步时，遇到错误，截图如下：
原因可能为直接在电压源的两端加了一根导线使其短路，将电压源去掉解决了该问题。
心得：此次实验让我掌握了模拟电路中万能表的使用以及multism7
简单的操作，让我对叠加原理和戴维南定理有了更深刻的了解；实验中遇到到错误让我明白做事要细心，不要想当然地按自己认为的去做。
中南大学EDA课程设计报告
中南大学EDA课程设计报告指导老师：张静秋姓名：梁雪林学号：0909091925专业班级：自动化0905目录一、设计内容简介 (2)二、设计要求 (2)基本要求 (2)提高部分要求 (3)三、方案论证（整体电路设计原理） (3)四、各个模块设计原理 (4)4.1 分频电路模块设计 (5)4.2 秒计时器模块设计 (7)4.3 分计时器模块设计 (9)4.4 小时计时器模块设计 (11)4.5 报时模块设计 (13)五、实验中遇到问题及解决方法 (20)六、结论 (20)七、实验心得 (21)八、参考文献 (22)一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
我设计的电路在具有基本功能的基础上，增加了下列功能：改变分频比、不同整点不同报时等；二、设计要求基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的校分开关；5、K3是系统的校时开关；提高部分要求1、使时钟具有整点报时功能（当时钟计到59’50”时开始报时，四个不同整点发出不同声音）；2、分频比可变；三、方案论证（整体电路设计原理）本实验在实现实验基本功能的基础上，加入了整点报时等功能；图1为实验功能方框图：图1 实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为4KHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。
为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。
整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。
(完整word版)EDA实验报告
计算机学院计算机科学与技术专业1班____组、学号姓名协作者______________ 教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。
2、仿真组合逻辑电路。
3、仿真时序逻辑电路。
4、基本门电路、组合电路和时序电路的程序烧录及验证。
5、数字逻辑综合设计仿真及验证。
实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境Libero仿真软件。
三、实验内容1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
）4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个．．．．的综合结果，以及相应的仿真结果。
四、实验结果和数据处理1、所有模块及测试平台代码清单．．(完整word版)EDA实验报告//74HC00代码-与非module HC00(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A&B);//与非endmodule//74HC00测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;(完整word版)EDA实验报告endendmodule//74HC02代码-或非module HC02(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A|B);//或非endmodule//74HC02测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;(完整word版)EDA实验报告#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC04代码-非module HC04(A,Y);input [4:1]A;output [4:1]Y;assign Y=~A;endmodule//74HC04测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;(完整word版)EDA实验报告#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC08代码-与module HC08(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A&B;endmodule//74HC08测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegin(完整word版)EDA实验报告a=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC32代码-或module HC32(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A|B;endmodule//74HC32测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;(完整word版)EDA实验报告HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC86代码-异或module HC86(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A^B;endmodule//74HC86测试平台代码`timescale 1ns/1ns(完整word 版)EDA 实验报告module testbench(); reg [4:1] a,b; wire [4:1] y;HC00 u1(a,b,y);initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1;#10 b=b<<1;endendmodule2、第一次仿真结果（任选一个．．．．门，请注明，．．．．．．插入截图，．．．．．下同．．）。