CMOS电路与逻辑设计
? MOS晶体管 ? MOS的物理结构 ? CMOS版图与设计规则 ? 基本CMOS逻辑门 ? 基本门版图设计 ? 其他CMOS逻辑结构
2004.9
VLSI
4.1 MOS 的物理结构
? IC制造材料 ? MOS的物理结构 ? 串联nMOS管硅片图形 ? 并联MOS管图形
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VLSI
IC制造材料
?多晶硅：如果在非晶体 SiO2层上淀积硅原子，那 么硅就会结晶，但却找不到与之对应的可以参照的 典型晶体结构。他们形成小的晶体，即为硅晶体的 小区域。这样的材料称为多晶硅。
?多晶硅与单晶硅都是硅原子的集合体且其特性都 随结晶度与杂质原子而改变。非掺杂的多晶硅薄层 实质上是半绝缘的，电阻率为 300 Ω·cm 。通过不同 杂质的组合，多晶硅的电阻率可被控制在 500— 0.005 Ω·cm 多晶硅被广泛用于电子工业。在 MOS及 双极器件中，多晶硅用制作栅极、形成源极与漏极 （双极器件的基区与发射区）的欧姆接触、基本连 线、薄 PN 结的扩散源、高值电阻等。
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VLSI
IC制造材料
?二氧化硅：用作 mos管的栅氧层，是一种很好的电 绝缘材料，能很好的附着在大多数材料上，可以生长 或淀积在硅圆片上。
?金属材料：铝，铬，钛，钼， 铊，钨等纯金属和合金薄层 在VLSI 制造中起着重要作用， 纯金属薄层用于制作与工作 区的连线，器件间互联线， 栅及电容、电感、传输线的 电极等。
同样的情况也可能发生 在Rw上而造成电路故障。
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VLSI
Latch up
减少发生Latch up效应的一般规则： 1. 每个衬底要有适当的衬底节点（或陷节点） 2. 每个衬底节点应接到传输电源的金属上 3. 衬底节点要尽量靠近所接的电源，以减小Rw和Rs的大小。 4. N型器件要靠近VSS，p型器件要靠近VDD。 5. 一个N型器件连接到VSS时，其P衬底也要接VSS 。一个P
型器件连接到VDD时，其N衬底也要接VDD 。
最容易发生Latch up 的地方是在输入输出焊接区（I/O Pad）
结构中，因为那里会有大电流流过。统常I/O Pad由专门人员设 计。
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VLSI
4. 串联nMOS管硅片图形
串联nMOS管硅片图形 电路图
表面视图
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侧视图
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5. 并联MOS管图形
选择区与有源区
有源区掩模与 pSELECT掩模 交叉产生p+区
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FOX:场氧区 Active：有源区
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金属层与过孔
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剖面图
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金属层 1与接触区
可以使用多 个接触来降 低接触电阻
金属层1 氧化层1
有源选择区
金属层1
有源接触区
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有源区
金属层 1与多晶接触
?硅是集成电路制造的基础材料。硅集成电路是在称 为园片(wafer) 的较大圆形硅薄片上制造的。 Wafer的 直径一般100-300mm ，厚约0.4-0.7mm 。一个规模较大 的硅集成电路每边约 10mm，所以一个 wafer上可以制 作许许多多个这样的电路
?多目标芯片 (MPW)
?集成电路制造过程中， wafer从抛光的裸表面开始 需要几千个步骤，这一系列步骤中最重要的几个步骤 是用来形成 cmos结构所需要的材料层及其图案。其余 大多数步骤是清洗。 aafer是分组进行加工的，一批 wafer 经过整个工艺线需要几周的时间。
设计者必须直接把握重要单元的版图设计，尤 其是当版图要小或电路运行速度要快的情况下。
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VLSI
版图与设计规则
版图(Layout)是集成电路设计者将设计并仿真优化后的电路 转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓 扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些 信息来制造掩膜。版图的设计有特定的规则，这些规则是指导版 图掩模设计的对几何尺寸的一组规定。是集成电路制造厂家根据 自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规 则。设计者只有得到了厂家提供的规则以后，才能开始设计。版 图在设计的过程中要进行定期的检查，避免错误的积累而导致难 以修改。很多集成电路的设计软件都有设计版图的功能， CadenceDesign System就是其中最突出的一种。Cadence提供称之 为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。
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Latch up
T1由P+—N衬—P陷构成， 是PNP型三极管；T2由N
衬— P陷— P+构成，是
NPP型三极管；
如果有足够大的电流流 入N型衬底而从P陷流出
（即流过Rs）， Rs两端 的电压将可能足够大使 得T1、T2进入线性区而 如同一个小电阻，使VDD 与VSS之间短路而导致电 路故障。
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顶视图
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3. CMOS中的闩锁（Latch up ）现象
Latch up是cmos存在的一
种寄生电路效应，它会导
致VDD与VSS短路，使芯片 烧毁或至少因系统电源关
闭而停止工作。产生的原
因是VDD与VSS之间产生了 pnpn结构。
图(a)所示CMOS反相器，
其寄生电路包含了一个
NPN型、一个PNP型三极 管和电阻Rw、Rs。 Rw是p陷(p衬底)的电阻 Rs是型衬底的电阻 等效电路如图(b)。
并
联
M
O
S
电路图
表面视图
管
图
形
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电路图
表面视图
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多晶 n+/p+ 金属 接触
4.2 CMOS 版图与设计规则
版图设计的作用是确定一组掩模来定义集成电 路。版图设计是运用 CAD工具完成的，类似于用一 组彩笔在一张格纸上话许多方框。
现代版图设计中，一些电路单元的版图已做好 并存在库中。具体设计电路时，可以改变单元的参 数来适应需求尺寸，计算机自动生成每层的几何图 形。电路有多个单元时，程序会自动排列或连接他 们。设计者只需要对自动生成的版图互动地进行修 改。
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பைடு நூலகம்
VLSI
2. MOS的物理结构
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VLSI
金属层
加上另一层绝缘层和第二层金属层
?侧视图显示叠放顺序 ?绝缘层将两层金属分隔开，所以他们在电器上不同 ?每层的图形由顶视图表示
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VLSI
nFET结构
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VLSI
pFET结构
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n陷
VLSI
有源区掩模与 nSELECT掩模 交叉产生n+区
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1. IC制造材料
集成电路制造所应用到的材料分类
分类 导体 半导体 绝缘体
材料 铝、金、钨、铜等 硅、锗、砷化镓、磷化铟等 SiO2、SiON、Si3N4等
电导率 105 S·cm-1 10-22~10-14 S·cm-1 10-9~102 S·cm-1
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IC制造材料 —硅
CMOS组合逻辑门的设计
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与门
电路结构
CMOS与门由两个或多个反相器串联而成，所有输入都为高 电平时，输出才为高电平。
工作原理
当所有输入都为高电平时，每个反相器都工作在PMOS管导 通、NMOS管截止的状态，输出为低电平；当任意一个输入 为低电平时，相应的反相器工作在PMOS管截止、NMOS管 导通的状态，输出为高电平。
或门
CMOS非门由一个反相器构成，输入与输出相反。
工作原理
当输入为高电平（V<sub>DD）时，PMOS管导通，NMOS管截止，输出为低电平（V<sub>SS）； 当输入为低电平（V<sub>SS）时，PMOS管截止，NMOS管导通，输出为高电平（V<sub>DD>） 。
03
CMOS组合逻辑门的性能优化
向着更小的尺度发展，提高集成度和运算速 度。
与其他逻辑门电路不断融合，形成更加复杂 和高效的逻辑功能模块。
发展高速度、高效率、低功耗的CMOS组合 逻辑门是主要趋势。
广泛应用在通信、计算机、消费电子等领域 ，需求驱动发展。
未来研究方向
研究适用于超低功耗应用的 CMOS逻辑门电路。
在更小的特征尺寸下，如何提 高CMOS逻辑门的性能和稳定 性是需要解决的重大问题。
CMOS组合逻辑门可以用于嵌入式系统中的数据处理和控 制操作，提高系统的可靠性和稳定性。
计算机硬件系统
计算机硬件系统是指由各种电子元件、部件和软件组成的计算机结构，包括中央 处理器、内存、输入/输出接口等。
CMOS组合逻辑门可以用于计算机硬件系统中的信号传输和处理，保障系统的稳 定性和高效性。
CMOS逻辑电路设计
CMOS逻辑电路设计CMOS（Complementary Metal-Oxide-Semiconductor）逻辑电路是现代集成电路中广泛应用的一种电路结构。
它由N沟道MOS（NMOS）和P沟道MOS（PMOS）互补组成，具有低功耗、高噪声抑制和高速运算等优势。
在本文中，我们将探讨CMOS逻辑电路的设计原理和方法。
一、CMOS逻辑门的基本结构CMOS逻辑门是由一对互补的MOS管组成的。
其中，NMOS管是由N沟道与P+掺杂的互补金属氧化物半导体（CMOS）结构形成，而PMOS管是由P沟道与N+掺杂的CMOS结构形成。
CMOS逻辑电路通过控制这些NMOS管和PMOS管的某些管子通断来实现逻辑运算。
二、CMOS逻辑门的基本原理CMOS逻辑门的基本原理是利用MOS管在开关状态时流过的电流来实现信号的逻辑运算。
当NMOS管的门极接收到高电平信号（逻辑1）时，通常情况下，NMOS管导通，PMOS管截止。
相反，当NMOS 管的门极接收到低电平信号（逻辑0）时，NMOS管截止，PMOS管导通。
通过这种控制逻辑，CMOS逻辑门可以实现与门、或门、非门等基本逻辑运算。
三、CMOS逻辑电路的设计方法在进行CMOS逻辑电路设计时，需要遵循以下步骤：1. 确定逻辑功能：根据所需的逻辑运算，确定需要设计的CMOS逻辑门类型。
2. 绘制逻辑图：根据所需的逻辑功能，用逻辑符号绘制电路的逻辑图。
3. 分析逻辑功能：根据逻辑图，分析逻辑门输入和输出之间的关系，确定每个逻辑门的输入和输出真值表。
4. 选择器件尺寸：根据所需的逻辑门延迟、功耗和面积等要求，选择合适的管子尺寸。
5. 进行布线：根据所选用的管子尺寸，进行电路的布线设计。
6. 进行模拟仿真：使用电路设计软件，进行CMOS逻辑电路的仿真，验证其功能和性能。
7. 进行物理实现：根据设计结果，进行CMOS逻辑电路的物理实现，包括掩膜制作、晶圆制作和封装测试等过程。
四、CMOS逻辑电路的优势与应用CMOS逻辑电路具有以下优势：1. 低功耗：由于CMOS逻辑电路的特殊结构，只有在发生信号变换时才会有较大电流流过。
CMOS组合逻辑门的设计
CMOS组合逻辑门的设计CMOS（互补金属氧化物半导体）是一种集成电路技术，由P型和N型MOS（金属氧化物半导体）组成。
CMOS技术被广泛应用于数字逻辑门的设计中。
本文将详细介绍CMOS组合逻辑门的设计过程。
组合逻辑门是一种不带有存储元件的数字电路，根据输入的状态产生相应的输出状态。
CMOS组合逻辑门由MOS场效应晶体管和电阻组成。
在CMOS技术中，MOS晶体管可以工作在两种模式下：通过模式和截止模式。
通过模式下的晶体管导通，截止模式下的晶体管断开。
CMOS逻辑门的设计过程通常包括以下步骤：1.需求分析：首先确定需要设计的逻辑门的功能和特性。
了解输入输出关系和逻辑表达式。
2.逻辑表达式转换：将逻辑表达式转换为布尔代数表达式。
根据布尔代数原理，使用布尔代数运算符对逻辑表达式进行化简和转化。
3.逻辑电路设计：根据逻辑表达式，使用MOS晶体管和电阻等元件设计逻辑电路。
4.原理图绘制：根据逻辑电路设计，使用电路设计软件绘制电路原理图。
将所需的逻辑门、晶体管和电阻等组件进行布局。
5.模拟仿真：使用电路设计软件进行模拟仿真，验证逻辑门的设计是否正确。
通过输入信号，验证输出信号是否符合逻辑表达式。
6.物理布局设计：根据电路原理图和仿真结果，进行逻辑门的物理布局设计。
确保信号传输的最佳路径和减小电路延迟。
7.版图布线：根据物理布局设计，进行电路的版图布线。
将各个组件进行布线，保证信号传输的稳定性和最短路径。
8.工艺制造：根据版图布线，转化为切割、离子注入或敏感处理等工艺制造步骤。
生产出需要的CMOS逻辑门。
CMOS技术在逻辑门设计中具有许多优点，如低功耗、高集成度、高噪声抑制能力等。
CMOS逻辑门由于其优势得到了广泛应用，如在微处理器、数字信号处理器和存储器中。
总之，CMOS组合逻辑门的设计过程包括需求分析、逻辑表达式转换、逻辑电路设计、原理图绘制、模拟仿真、物理布局设计、版图布线和工艺制造等步骤。
CMOS技术在逻辑门设计中具有优越性能，得到了广泛应用。
(完整版)第五章 CMOS组合逻辑电路设计II
第五章CMOS组合逻辑电路设计II －动态CMOS电路第一节动态逻辑门电路的基本结构、原理、特点第二节多米诺（Domino）CMOS电路第三节改进的Domino CMOS电路第四节时钟CMOS （C2MOS）第一节动态逻辑门电路的基本结构、原理、特点一、预充－求值动态CMOS的基本结构和工作原理二、动态CMOS的特点三、动态CMOS的问题四、动态CMOS的级联静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。
动态电路：靠电容来保存信息一、预充－求值动态CMOS 的基本结构和工作原理In 1In 2PDN In 3M e M p Clk Clk Out C L 预充－求值动态CMOS 电路的基本结构工作过程：➢预充阶段：Clk ＝0，Out 被Mp 预充到VDD ，Me 截止，无论输入何值，均不存在直流通路。
此时的输出无效。
➢求值阶段：Clk ＝1，Mp 截止，Me 导通，Out和GND 之间形成一条有条件的路径。
具体由PDN 决定。
若PDN 存在该路径，则Out 被放电，Out 为低电平，“0”。
如果不存在，则预充电位保存在CL 上，Out 为高电平“1”。
➢求值阶段，只能有与GND 间的通路，无与VDD 间的，一旦放电，不可能再充电，只能等下次。
预充FET 求值FET预充－求值动态CMOS 电路的工作原理预充预充求值输出只在此时有效),2,1(Xn X X F Y ⋅⋅⋅=当Clk ＝1时Clk OutClk ＝0时，输出为1，与输入无关OutClk Clk ABCM p M e on off 1off on((AB)+C)例PUNPUN 构成的动态CMOS 电路),2,1(Xn X X F Y ⋅⋅⋅=Clk ＝1时，输出为0，与输入无关当Clk ＝0时一般不用PUN 网络二、动态CMOS的特点•逻辑功能由下拉网络PDN实现。
其结构和设计与互补CMOS 和类NMOS的一样。
【精品】数字集成电路电路、系统与设计第二版课后练习题第六章CMOS组合逻辑门的设计
【精品】数字集成电路--电路、系统与设计(第二版)课后练习题第六章CMOS组合逻辑门的设计第六章 CMOS组合逻辑门的设计1.为什么CMOS电路逻辑门的输入端和输出端都要连接到电源电压？CMOS电路采用了MOSFET（金属氧化物半导体场效应管）作为开关元件，其中N沟道MOSFET（NMOS）和P沟道MOSFET（PMOS）分别用于实现逻辑门的输入和输出。
NMOS和PMOS都需要连接到电源电压，以使其能够正常工作。
输入端连接到电源电压可以确保信号在逻辑门中正常传递，输出端连接到电源电压可以确保输出信号的正确性和稳定性。
2.为什么在CMOS逻辑门中要使用两个互补的MOSFET？CMOS逻辑门中使用两个互补的MOSFET是为了实现高度抗干扰的逻辑功能。
其中，NMOS和PMOS分别用于实现逻辑门的输入和输出。
NMOS和PMOS的工作原理互补，即当NMOS导通时，PMOS截止，当PMOS导通时，NMOS截止。
这样的设计可以在逻辑门的输出上提供高电平和低电平的稳定性，从而提高逻辑门的抗干扰能力。
3.CMOS逻辑门的输入电压范围是多少？CMOS逻辑门的输入电压范围通常是在0V至电源电压之间，即在低电平和高电平之间。
在CMOS逻辑门中，低电平通常定义为输入电压小于0.3Vdd（电源电压的30%），而高电平通常定义为输入电压大于0.7Vdd（电源电压的70%）。
4.如何设计一个基本的CMOS逻辑门？一个基本的CMOS逻辑门可以由一个NMOS和一个PMOS组成。
其中，NMOS的源极连接到地，栅极连接到逻辑门的输入，漏极连接到PMOS的漏极；PMOS的源极连接到电源电压，栅极连接到逻辑门的输入，漏极连接到输出。
这样的设计可以实现逻辑门的基本功能。
5.如何提高CMOS逻辑门的速度？可以采取以下方法来提高CMOS逻辑门的速度：•减小晶体管的尺寸：缩小晶体管的尺寸可以减小晶体管的电容和电阻，从而提高逻辑门的响应速度。
•优化电源电压：增加电源电压可以提高晶体管的驱动能力，从而加快逻辑门的开关速度。
实验2-CMOS组合逻辑电路设计
数字集成电路-实验2：VTC仿真
反相器:r=3
nand2
Ln=Lp /um
Wn /um
Wp /um
Ln=Lp /um
Wn /um
Wp A=B= /um 0->1
0.8
1*L
0.8
1
2*L
1
1.5
3*L
1.5
2
4*L
2
2.5
5*L
2.5
Vth
A=1, B=0->1
B=1, A=0->1
2பைடு நூலகம்
nand2 输入数据模式与延时之间的关系
数字集成电路-实验2：延时仿真
Ln=Lp /um 0.8
1 1.5 2 2.5
tpHL(ps)
Wn A=B=0- A=1,
/um
>1
B=0->1
1*L
B=1, A=0->1
2*L
3*L
4*L
5*L
A=B=1>0
tpLH (ps)
A=1, B=1->0
B=1, A=0->1
3
组合逻辑传输链的最小延时和尺寸优化
3、根据负载电容和第2级第3级门的特性，设 计X和Y的值，让整个组合逻辑链的延时最小。
已知：第一级反相器尺寸为：
WP/LP=？/？; WN/LN=？/？；
r=3
Vin(V) 2.5
cgn (fF) cgp (fF) C1(fF)
第1级inv的输入电容C1:
C1 (1 r) 1 Cgn 4Cgn
tpLH (ps)
1
1
第2级单个nand2的输入电容C2:
第3级单个nor2的输入电容C3:
基于Protues的静态CMOS逻辑电路的设计与仿真
工业技术科技创新导报 Science and Technology Innovation Herald104DOI：10.16660/ki.1674-098X.2020.17.104基于Protues的静态CMOS逻辑电路的设计与仿真①钱香1 李丽萍2(1.无锡科技职业学院 江苏无锡 214028；2.无锡睿米信息技术有限公司 江苏无锡 214000)摘 要：微电子学是一门理论性较强的学科，为了提高学生的学习效果及学习兴趣，在课程中加入实验教学环节。
静态CMOS逻辑电路是集成电路中常用的逻辑电路。
本文介绍了Protues软件在集成电路设计教学中的应用，通过实例讲解如何用Protues软件进行静态CMOS逻辑电路的设计与仿真。
学生通过软件设计并仿真电路，加深对知识点的理解，提高学习效果和学习兴趣。
关键词：集成电路 CMOS Protues 表决器中图分类号：G642.0 文献标识码：A 文章编号：1674-098X(2020)06(b)-0104-02①作者简介：钱香（1985,3—），女，江苏如皋人，本科，讲师，主要从事微电子技术专业的教学。
集成电路产业是信息技术产业的核心。
《中国集成电路产业人才白皮书（2018-2019年版）》数据显示我国集成电路人才的缺口较大，预计到2021年存在26.1万人的缺口[1]。
无锡被公认为是中国的“硅谷”，微电子企业较多，可是并不是每个高职院校都开设了微电子技术专业，微电子技术专业的学生数量远远满足不了企业的需求。
对非微电子技术专业的学生开设微电子学相关课程一方面可以拓宽学生的知识面，另一方面可以让将来从事微电子工作的学生更快适应工作。
微电子学是一门理论性较强的学科，讲解专业知识时比较枯燥，学生容易缺乏兴趣，且不容易理解。
为了提高学生的学习效果及学习兴趣，在课程中加入实验教学环节。
其中集成电路设计一般使用Cadence软件，学生必须到实验室才能使用，且入门稍难。
CMOS集成逻辑门电路特点及使用方法
CMOS集成逻辑门电路特点及使用方法
1.低功耗：CMOS电路在工作时只有短暂的电流流动，且仅在切换过程中会有瞬间的短路电流，因此功耗较低。
2.高集成度：CMOS电路能够实现大规模的集成，由于其结构简单，可以在一个芯片上实现多个逻辑门功能，从而提高整体集成度。
3.抗干扰能力强：CMOS电路采用互补器件，两种类型的晶体管结合在一起，当一种开启时，另一种关闭，因此对干扰信号的抵抗能力强。
4.工作稳定：CMOS电路由于采用了互补结构，不容易产生热失调现象，故工作稳定性较高。
5.可编程性强：CMOS电路通常具有很好的可编程性，可以通过调整电流大小、精密度等参数来实现不同逻辑功能的设计。
1.电路设计：根据需要设计逻辑电路，包括确定所需的逻辑功能、输入输出端口等。
2.电路仿真：使用电路仿真软件对设计的逻辑电路进行仿真，验证其正确性并进行必要的调整。
3.电路布局：根据设计的逻辑电路，进行电路布局设计，确定晶体管和连线的布局，保证电路的正常工作。
4.制作掩膜：根据布局设计制作相应的掩膜，并进行曝光和光刻等加工工艺。
5.生产加工：通过工艺流程，将设计好的电路图案制作到芯片上，完成电路的制造。
6.测试验证：对制作好的CMOS电路进行测试验证，检查其性能和功能是否符合设计要求。
总的来说，CMOS集成逻辑门电路具有低功耗、高集成度、抗干扰能力强、工作稳定等优点，广泛应用于数字电路、微处理器、存储器、通信电路、模拟电路等领域。
在使用CMOS集成电路时，需要进行电路设计、仿真、布局、制作掩膜、生产加工和测试验证等步骤，以确保电路的正常工作和性能达到设计要求。
CMOS技术的不断发展将为电子行业带来更多的创新和发展机遇。
cmos反相器逻辑电路设计的方法
cmos反相器逻辑电路设计的方法CMOS反相器是基本的逻辑门之一，可以用来构建更复杂的逻辑电路。
以下是设计CMOS反相器逻辑电路的方法：
1.选择合适的器件：CMOS反相器由PMOS和NMOS组成，
需要选择合适的器件来满足电路的要求。
通常，PMOS
的沟道为空穴，具有高电导率，适合作为开关，而NMOS
的沟道为电子，具有低电导率，适合作为负载。
2.设计电路结构：根据反相器的设计要求，设计电路结构，
包括PMOS和NMOS的排列方式、输入和输出的连接方式
等。
3.确定参数：根据电路的要求，确定参数，如阈值电压、
静态电流、动态电流等。
4.进行模拟验证：使用电路模拟软件进行验证，确认电路
的功能和性能是否达到设计要求。
5.进行版图设计：根据电路设计的要求，进行版图设计，
包括器件的排列、布线、电学参数的优化等。
6.进行制造和测试：将版图提交给制造厂家进行制造，并
进行测试，确认电路的性能和可靠性是否符合设计要
求。
需要注意的是，在设计CMOS反相器逻辑电路时，需要考虑电路的稳定性、速度、功耗等因素，以满足实际应用的要求。
同时，还需要遵循基本的电路设计规则和安全规范，如避免电流过大、避免信号过冲等。
cmos数字集成逻辑电路设计
cmos数字集成逻辑电路设计CMOS数字集成逻辑电路设计是现代数字电路设计领域的一项关键技术。
随着数字电路应用不断发展与普及，对于此类技术的追求与优化也愈加重要。
本文将分步骤阐述CMOS数字集成逻辑电路设计的一般过程。
第一步是确定设计需求。
这一步需要明确设计的目标和功能，包括输入与输出引脚、工作时钟周期、功耗、延迟和芯片尺寸等因素。
在实际设计过程中，需求的明确和合理性直接影响到最终设计的成败。
第二步是进行逻辑设计。
在此步骤中，需要确定数字逻辑电路的功能和实现方法，如AND, OR, NOT等基本逻辑门的组合，以及具体的逻辑条件。
此外，还需要进行布尔代数化简、卡诺图化简等工作，用以简化电路结构，减少电路面积和功耗，提高电路速度。
第三步是进行电路原理图设计。
在此步骤中，需要按照逻辑设计的结果，利用EDA工具进行电路原理图的绘制。
电路原理图绘制的关键在于结构的清晰和细节的精确，避免因细节失误导致后续的时间和金钱资源浪费。
第四步是电路模拟与验证。
通过电路模拟与验证，可验证电路设计在特定时钟周期和环境下是否达到了设计目标。
此步骤中所使用的EDA工具需要具备较高的仿真性能和准确性。
第五步是版图设计。
在此步骤中，需要将电路原理图转换成实际布局的物理结构。
在版图设计中，需要考虑诸如电路线路规则、布局约束、电压降等实际问题。
此外，芯片面积的大小也是版图设计的关键课题，需权衡面积与功能的平衡。
第六步是芯片制造。
此时，制造工厂将按照版图所示输出芯片端口线路，并且附有一层层次膜的还原模式。
在制造过程中，需考虑工艺的纯度和稳定性，以确保芯片符合设计要求。
总的来说，CMOS数字集成逻辑电路设计的过程复杂而繁琐，需要开发者的技术水平、设计经验和耐心等多方面素质的加持。
然而，强大的数字电路设计工具和准确而稳定的工艺技术，也使得CMOS数字集成逻辑电路设计的困难被逐步克服。