模拟电子加减法电路设计
减法运算电路设计[指南]
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减法运算电路设计[指南]减法运算电路设计一、实验目的1、了解运算放大器在信号放大和模拟运算方面的应用。
2、掌握运算放大器的正确使用方法。
3、掌握基本放大电路的设计方法。
4、了解如何设计用两个集成运算放大器来设计加法器。
二、实验仪器示波器、信号源、+12V和-12V的直流稳压电源、万用表。
三、实验器件HA17741运放、电阻、导线。
四、实验原理集成运算放大器是高增益的直流放大器，在它的输入端和输出端之间加上不同的反馈网络，就可以实现各种不同的电路功能。
可实现放大功能及加、减、微分、积分、对数、乘、除等模拟运算功能及其他非线性功能;将正、负两种反馈网络相结合，还可以产生各种模拟信号的功能。
本实验着重以输入和输出之间施加线性负反馈网络后所具有的运算功能进行研究。
理想运放在线性运用时具有以下重要性:1.理想运放的同相和反相输入端电流近似为零，即I+=I-=0。
2..理想运放在线性放大时，两输入端电压近似相等，即U+=U-在电路中我采用了如下图所示，两个运放电路，第一个是反向比例运放，第二个是加法电路，通过反向比例运放电压从U+变为U-，在通过加法电路进行叠加就构成了减法电路了。
减法电路的电压运算的推导:根据理想运放的同相和反相输入端电流近似为零，即I+=I-=0和理想运放在线性放大时，两输入端电压近似相等，即U+=U-可得U+=U-I+=I-=0U1—U-/R= U—U0/Rf第一个运放Uo1=-(Rf/R1*Ui1+Rf/R2*Ui2)，第二个运放Uo=-(Rf/R1*Ui1+Rf/R2(-Ui2))=Rf/R2*Ui2-Rf/R1*Ui1其中R1=R2=Rf=30K五、实验电路图V402 Vrms V660 Hz 12 V 0? R5R693R3V2XSC130kΩ30kΩ12 V1120kΩG7TABCDU1U2R15R2220kΩ1030kΩV3OPAMP_5T_VIRTUALOPAMP_5T_VIRTUALXMM163 Vrms 1860 Hz 12V10? R412 V 410kΩV5R712 V 010kΩ0六、实验内容及步骤用运算放大器HA17741完成本次实验的设计题目——减法器。
模拟电子加减法电路设计
摘要：给出了任意比例系数的加减法运算电路，分析了比例系数与平衡电阻、反馈电阻的关系。
目的是探索比例系数任意取值时加减法运算电路构成形式的变化。
结论是在输入端电阻平衡时，各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值在大于1、小于1或等于1情况下，加减法运算电路还可简化。
所述方法的创新点是将运放输入端电阻的平衡条件转化为与输入信号比例系数的关系，从而可直观确定简化电路形式；扩大了加减法运算电路的应用范围。
0 引言加减法运算电路以集成运算放大器为核心元件构成，多个输入信号分别作用于运放的同相输入端和反相输入端，实现对输入信号的加、减法运算，外部电阻决定输入信号的比例系数。
加减法运算电路中运放的输入端有共模信号成分，为使共模输出为零，同时补偿运放输入平均偏置电流及其漂移影响，通常要求运放的输入端电阻平衡，即运放反相输入端、同相输入端所接的电阻相等。
本文给出了任意比例系数的加减法运算电路，并指出在输入端电阻平衡时，根据输入信号比例系数的数值范围，加减法运算电路还可简化。
1 任意比例系数的加减法运算电路所给出的任意比例系数的加减法运算电路如图1所示。
其中，uI11、uI12、… uI1n为n 个减运算输入信号，uI21、uI22、… uI2m为m个加运算输入信号，uO为输出信号，R11、R12、… R1n、R21、R22、… R2m为输入端电阻，RF为反馈电阻，RP为平衡电阻，R′为附加电阻。
图1 任意比例系数的加减法运算电路。
运放输入端电阻的平衡条件为：（1）由理想运放的虚断条件，在运放的同相输入端可列出关系式：整理有：（2）由理想运放的虚断条件，在运放的反相输入端可列出关系式：整理有：（3）由理想运放的虚断条件u+=u-及式(1)，将式(3)减式(2)并整理得运算关系表达式：（4）式(4)中，为各加运算输入信号的比例系数，为各减运算输入信号的比例系数。
式(4)表明，电路实现将加在同相输入端、反相输入端的各输入信号按比例分别相加，再将两部分的相加结果相减。
加减法运算电路设计
电子课程设——加减法运算电路设计￥学院：电信息工程学院;专业：电气工程及其自动化班级：姓名：学号：指导老师：闫晓梅2014年12月 19日加减法运算电路设计一、设计任务与要求#1.设计一个4位并行加减法运算电路，输入数为一位十进制数，2.作减法运算时被减数要大于或等于减数。
灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
4.系统所用5V电源自行设计。
二、总体框图1.电路原理方框图：%图2-1二进制加减运算原理框图2.分析：如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
例如：若选择加法运算方式，则（1001）2+（0111）2=（10000）2十进制9+7=16，并在七段译码显示器上显示16；若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2，并在七段译码显示器上显示02。
三、选择器件~1.器件种类：}^表3-12.重要器件简介：（1）[（2）. 4位二进制超前进位加法器74LS283：完成加法运算使用该器件。
1).74LS283 基本特性：供电电压：输出高电平电流：输出低电平电流： 8mA。
2).引脚图：图3-1引出端符号:A1–A4 运算输入端B1–B4 运算输入端《C0 进位输入端∑1–∑4 和输出端C4 进位输出端3）.逻辑符号:图3-2 4).内部原理图：-图3-3 5）.功能表：表3-2（3）异或门：74LS861).引脚图： 2）.逻辑符号：、图3-4 图3-53）. 逻辑图：图3-6·4）.真值表：表3-3分析：异或：当AB不相同时, 结果才会发生。
加减法运算器电路
加法器半加法器•输入：2 个 1 位二进制数字 A 和 B•输出：和 S 和进位 C全加法器•输入：2 个 1 位二进制数字 A 和 B，以及一个进位 C•输出：和 S 和进位 C加法器电路一个 n 位加法器可以由多个半加法器或全加法器级联而成。
例如，一个 4 位加法器可以由 4 个全加法器组成。
减法器半减法器•输入：2 个 1 位二进制数字 A 和 B•输出：差 D 和借位 B全减法器•输入：2 个 1 位二进制数字 A 和 B，以及一个借位 B•输出：差 D 和借位 B减法器电路一个 n 位减法器可以由多个半减法器或全减法器级联而成。
减法器通常使用补码来实现。
补码•正数的补码与本身相同。
•负数的补码是其绝对值的 1 的补码，即按位取反并加 1。
减法使用补码•将要减去的数求补码。
•将减数和补码相加。
•如果最高位为 0，则结果为正数。
•如果最高位为 1，则结果为负数，并舍弃最高位。
加减法运算器电路一个加减法运算器电路可以将两个 n 位二进制数字相加或相减。
它通常由以下组成：•一个 n 位加法器•一个 n 位减法器•一个选择器，用于根据控制信号选择加法或减法操作设计步骤1.确定位数：确定输入和输出的位数。
2.选择加法器和减法器：选择合适的加法器和减法器电路。
3.设计选择器：设计一个选择器，用于根据控制信号选择加法或减法操作。
4.连接电路：将加法器、减法器和选择器连接起来。
5.测试电路：使用各种输入对测试电路的正确性。
减法运算电路
积件 4-1-3-2：加减运算放大的仿真研究
2） 同相加法运算电路
图4-11 同相加法运算电路
积件 4-1-3-2：加减运算放大的仿真研究
（2）减法运算电路
图 412 减 法 运 算 电 路
积件 4-1-3-2：加减运算放大的仿真研究
二、其它方面的应用
1．电压比较器 （1）基本电路
图4-13 电压比较器
积件 4-1-3-2：加减运算放大的仿真研究
作业： 1、画出集成运放电路组成的加法器、 减法器电路图。并证明输入电压与输出 电压的关系式。 2、画出输出电压Uo与输入电压Ui符合 下列关系的运放电路图；（1） Uo/Ui=-1；（2）Uo/Ui=15；（3） Uo/（Ui1+Ui2+Ui3）=-20。
加减运算放大的仿真研究一集成运放的线性应用二运算电路1加法运算电路反相加法运算电路图410反相加法运算电路电路输出电压
积件 4-1-3-2：加减运算放大的仿真研究
一、集成运放的线性应用
（二）运算电路
1．加法运算电路和减法运算电路
（1）加法运算电路 1） 反相加法运算电路
图4-10 反相加法运算电路
电路输出电压： uO [( Rf / R1 )uI1 (Rf / R2 )uI2 ]
积件 4-1-3-2：加减运算放大的仿真研究
可见，输出电压与输入电压反相，且uo是两输入信号加权后的负值相加，故称反相
加法器。
若取， R1 R2 则
uO (Rf / R1 )(uI1 uI2 )
若取，Rf R1 R2 则， uO (uI1 uI2 )
电路成为反相加法器。
积件 4-1-3-2：加减运算放大的仿真研究
电子技术基础实验报告-全加减器设计
《电子技术基础实验报告》实验名称：组合逻辑电路设计1、实验名称：全加/减器设计与仿真2、实验设计要求以及内容：全加器要求两个二进制数相加时，要考虑低位进位的相加。
并输出本位计算结果和高位进位结果。
全减器是两个二进制的数进行减法运算时使用的一种运算单元，采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。
3、实验具体设计：本实验采用行为描述方式编写描述全加/减器具体功能的Verilog HDL语句。
通过使用case语句和if语句组合对真值表中的各种情况进行描述来实现全加/减器的功能。
通过改变输入信号T的电平来决定使用全加器还是全减器。
当T输入低电平时为全加器，当T输入为高电平时为全减器。
下图为全加/减器的真值表：在全加器的输入输出中A为被加数、B为加数、Ci为低位进位数、S为本位和数、Co为向高位进位数。
在全减器的输入输出中A为被减数、B为减数、Ci表示低位是否向本位借位、S为本位最终运算结果、Co表示本位是否向高位借位。
具体设计语句如下：module ck1701wdh(T,A,B,Ci,Co,S);input A,B,Ci,T;reg Co,S;output Co,S;always @ (A or B or Ci or T)if(T==0)//当T输入为低电平时调用全加器begin//以下为设计全加器的verilog语言case({A,B,Ci})//根据A、B、Ci的输入信号分别改变S、Co的输出电平3'd0: begin S=0; Co=0; end3'd1: begin S=1; Co=0; end3'd2: begin S=1; Co=0; end3'd3: begin S=0; Co=1; end3'd4: begin S=1; Co=0; end3'd5: begin S=0; Co=1; end3'd6: begin S=0; Co=1; end3'd7: begin S=1; Co=1; enddefault: begin S=0; Co=0; endendcaseendelse//当T输入为高电平时调用全减器begin//以下为设计全减器的verilog语言case({A,B,Ci})//根据A、B、Ci的输入信号分别改变S、Co的输出电平3'd0: begin S=0; Co=0; end3'd1: begin S=1; Co=1; end3'd2: begin S=1; Co=1; end3'd3: begin S=0; Co=1; end3'd4: begin S=1; Co=0; end3'd5: begin S=0; Co=0; end3'd6: begin S=0; Co=0; end3'd7: begin S=1; Co=1; enddefault: begin S=0; Co=0; endendcaseendendmodule4、输入输出设计：（按键，数码管，发光管等说明）管脚分配如下(格式：输入/输出通道名：对应引脚名→开发板上对应开关名)：信号输入Input: A：PIN_J6→SW[0], B：PIN_H5→ SW[1], Ci：PIN_H6→ SW[2], T：PIN_G4→ SW[3].信号输出Output: S：PIN_J2→LEDG[1], Co：PIN_J1→ LEDG[0].SW[]为拨动开关，LEDG[]为绿色发光二极管。
基于multisim的加减法运算电路设计
基于multisim的加减法运算电路设计随着科技的不断发展，电子技术在我们的日常生活中扮演着越来越重要的角色。
而在电子技术中，加减法运算电路是最基础也是最常见的一种电路。
本文将介绍基于Multisim的加减法运算电路设计。
Multisim是一款功能强大的电子电路仿真软件，它可以帮助我们在计算机上进行电路设计和仿真。
在设计加减法运算电路之前，我们首先需要了解加减法运算的原理。
加法运算是指将两个或多个数相加得到一个和的过程。
在电路中，我们可以使用全加器来实现加法运算。
全加器是一种能够将两个二进制数相加并输出和与进位的电路。
在Multisim中，我们可以使用逻辑门和触发器来构建全加器电路。
减法运算是指将一个数减去另一个数得到差的过程。
在电路中，我们可以使用加法器和补码来实现减法运算。
补码是一种用来表示负数的编码方式，它可以将减法运算转化为加法运算。
在Multisim中，我们可以使用加法器和逻辑门来构建减法器电路。
在Multisim中设计加减法运算电路的步骤如下：1. 打开Multisim软件，并创建一个新的电路设计文件。
2. 选择所需的元件，包括逻辑门、触发器和加法器等，并将它们拖放到电路设计界面上。
3. 连接各个元件，确保电路的连接正确无误。
4. 设置输入端口和输出端口，以便输入和输出数据。
5. 对电路进行仿真，检查电路的运行情况和输出结果是否符合预期。
设计加减法运算电路时，我们需要考虑以下几个方面：1. 选择适当的元件：根据加减法运算的原理，选择适当的逻辑门、触发器和加法器等元件。
2. 连接正确：确保电路中的元件连接正确无误，以保证电路的正常运行。
3. 输入输出设置：设置输入端口和输出端口，以便输入和输出数据。
4. 仿真调试：在进行仿真之前，可以先进行一些简单的调试，确保电路的运行情况和输出结果符合预期。
通过Multisim软件，我们可以方便地进行加减法运算电路的设计和仿真。
这不仅提高了电路设计的效率，还可以减少实际电路搭建的成本和风险。
加减法运算电路的课程设计
加减法运算电路的课程设计一、课程设计的目的和要求目的：1.了解加减法运算电路的原理、组成和性能。
2.熟悉加减法运算器的制作和调试过程。
3.提高学生的实际操作能力和实验调试能力，培养学生的创新意识和动手实践能力。
要求：1.合理规划实验内容，注重实际操作能力和实验调试能力的培养。
2.严格遵守实验安全规范，确保实验安全。
3.要注意实验设备和器材的选择和使用，确保实验结果的准确性和可靠性。
二、课程设计内容分析1.实验器材与工具（1）基于 MAX232 芯片的调试板。
（2）示波器、数字万用表、电烙铁等工具设备。
（3）Bread board（面包板）、LED 灯、电阻、电容等元器件。
2.实验原理（1）MAX232 介绍。
MAX232 是 MAXIM 公司推出的一款 RS232 界面通讯 IC，用于将 RS232 电平转换成 TTL 电平，实现 RS232 与 TTL 电平的转换。
MAX232 由四个电容和两个 RS232/TTL 翻译器组成。
电容用于同步时钟，翻译器用于转换信号电平。
一个翻译器的输入电路连接 RS-232 端口，另一个翻译器的输入电路连接 TTL 设备。
MAX232 可以混合工作，因此，它可以用于将 RS-232 端口连接到 TTL 设备，也可以将 TTL 设备连接到 RS-232 端口。
（2）加减法运算电路介绍。
加法器和减法器都是数字电路中常见的电路。
加减法器是计算机中运算器的组成部分。
加法器实现两个二进制数的加法运算，减法器实现两个二进制数的减法运算。
加法器的电路一般都由若干个半加器或全加器级联而成。
半加器是只能处理两个一位二进制数的加法电路，全加器可以处理三个一位二进制数的加法电路。
减法器的电路有反馈减法器和补码减法器两种。
反馈减法器专门用于二进制的减法，补码减法器则可以处理加法和减法。
3.实验过程（1）加法器电路将半加器和全加器级联，构成一个 4 位的加法器电路。
在电路板上布线，使用电子设备进行连接。
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摘要：给出了任意比例系数的加减法运算电路，分析了比例系数与平衡电阻、反馈电阻的关系。
目的是探索比例系数任意取值时加减法运算电路构成形式的变化。
结论是在输入端电阻平衡时，各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值在大于1、小于1或等于1情况下，加减法运算电路还可简化。
所述方法的创新点是将运放输入端电阻的平衡条件转化为与输入信号比例系数的关系，从而可直观确定简化电路形式；扩大了加减法运算电路的应用范围。
0 引言加减法运算电路以集成运算放大器为核心元件构成，多个输入信号分别作用于运放的同相输入端和反相输入端，实现对输入信号的加、减法运算，外部电阻决定输入信号的比例系数。
加减法运算电路中运放的输入端有共模信号成分，为使共模输出为零，同时补偿运放输入平均偏置电流及其漂移影响，通常要求运放的输入端电阻平衡，即运放反相输入端、同相输入端所接的电阻相等。
本文给出了任意比例系数的加减法运算电路，并指出在输入端电阻平衡时，根据输入信号比例系数的数值范围，加减法运算电路还可简化。
1 任意比例系数的加减法运算电路所给出的任意比例系数的加减法运算电路如图1所示。
其中，uI11、uI12、… uI1n为n 个减运算输入信号，uI21、uI22、… uI2m为m个加运算输入信号，uO为输出信号，R11、R12、… R1n、R21、R22、… R2m为输入端电阻，RF为反馈电阻，RP为平衡电阻，R′为附加电阻。
图1 任意比例系数的加减法运算电路。
运放输入端电阻的平衡条件为：（1）由理想运放的虚断条件，在运放的同相输入端可列出关系式：整理有：（2）由理想运放的虚断条件，在运放的反相输入端可列出关系式：整理有：（3）由理想运放的虚断条件u+=u-及式(1)，将式(3)减式(2)并整理得运算关系表达式：（4）式(4)中，为各加运算输入信号的比例系数，为各减运算输入信号的比例系数。
式(4)表明，电路实现将加在同相输入端、反相输入端的各输入信号按比例分别相加，再将两部分的相加结果相减。
将式(1)的平衡条件变形，有：（5）式(5)反映了输入信号比例系数与附加电阻、平衡电阻、反馈电阻的关系，表明在满足电阻平衡的条件下，各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值可以大于1、小于1或等于1，即输入信号的比例系数无限定。
根据输入信号比例系数的数值范围，加减运算电路还可简化。
2 比例系数加减结果特定取值时的电路简化方案2.1 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值大于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻RP→∞，即图1所示电路中去掉电阻RP，由式(5)中实现大于1的平衡条件。
2.2 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值小于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻R′→∞，即图1所示电路中去掉电阻R′，由式(5)中1-RF/RP 实现小于1的平衡条件。
2.3 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值等于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻R′→∞，RP→∞，即图1所示电路中去掉电阻R′及RP。
3 设计步骤及举例3.1 设计步骤(1)由参与运算的各输入信号比例系数加、减的数值范围确定电路形式；(2)由运算关系及平衡条件确定外部各个电阻值。
3.2 设计举例例1，试设计实现 U0=2U121+3U122-U111运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因，确定所设计电路的形式为图1中去掉电阻RP，按三个输入信号重画如图2所示。
图2 例1设计的加减运算电路。
选取RF=120KΩ，代入各输入信号的比例系数表达式中，解出：由式(5)并考虑RP→∞，有：代入各输入信号的比例系数，有：解出R‘=40KΩ。
例2，试设计实现U0=2U121-3U111-U112运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因，确定所设计电路的形式为图1中去掉电阻R′，按三个输入信号重画如图3所示。
选取RF=150KΩ，代入各输入信号的比例系数表达式中，解出：由式(5)并考虑R′→∞，有：代入各输入信号的比例系数，有：解出RP=50KΩ。
图3 例2设计的加减运算电路。
例3，试设计实现运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因：确定所设计电路的形式为图1中去掉电阻R′及RP，按四个输入信号重画如图4所示。
图4 例3设计的加减运算电路选取RF=150K Ω，代入各输入信号的比例系数表达式中，解出：4 结语本文讨论了加减运算电路的构成形式及比例系数适应范围，从而可实现输入信号以任意比例系数参与运算的电路设计，使运算电路具有普遍适用性。
摘要：给出了任意比例系数的加减法运算电路，分析了比例系数与平衡电阻、反馈电阻的关系。
目的是探索比例系数任意取值时加减法运算电路构成形式的变化。
结论是在输入端电阻平衡时，各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值在大于1、小于1或等于1情况下，加减法运算电路还可简化。
所述方法的创新点是将运放输入端电阻的平衡条件转化为与输入信号比例系数的关系，从而可直观确定简化电路形式；扩大了加减法运算电路的应用范围。
0 引言加减法运算电路以集成运算放大器为核心元件构成，多个输入信号分别作用于运放的同相输入端和反相输入端，实现对输入信号的加、减法运算，外部电阻决定输入信号的比例系数。
加减法运算电路中运放的输入端有共模信号成分，为使共模输出为零，同时补偿运放输入平均偏置电流及其漂移影响，通常要求运放的输入端电阻平衡，即运放反相输入端、同相输入端所接的电阻相等。
本文给出了任意比例系数的加减法运算电路，并指出在输入端电阻平衡时，根据输入信号比例系数的数值范围，加减法运算电路还可简化。
1 任意比例系数的加减法运算电路所给出的任意比例系数的加减法运算电路如图1所示。
其中，uI11、uI12、… uI1n为n 个减运算输入信号，uI21、uI22、… uI2m为m个加运算输入信号，uO为输出信号，R11、R12、… R1n、R21、R22、… R2m为输入端电阻，RF为反馈电阻，RP为平衡电阻，R′为附加电阻。
图1 任意比例系数的加减法运算电路。
运放输入端电阻的平衡条件为：（1）由理想运放的虚断条件，在运放的同相输入端可列出关系式：整理有：（2）由理想运放的虚断条件，在运放的反相输入端可列出关系式：整理有：（3）由理想运放的虚断条件u+=u-及式(1)，将式(3)减式(2)并整理得运算关系表达式：（4）式(4)中，为各加运算输入信号的比例系数，为各减运算输入信号的比例系数。
式(4)表明，电路实现将加在同相输入端、反相输入端的各输入信号按比例分别相加，再将两部分的相加结果相减。
将式(1)的平衡条件变形，有：（5）式(5)反映了输入信号比例系数与附加电阻、平衡电阻、反馈电阻的关系，表明在满足电阻平衡的条件下，各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值可以大于1、小于1或等于1，即输入信号的比例系数无限定。
根据输入信号比例系数的数值范围，加减运算电路还可简化。
2 比例系数加减结果特定取值时的电路简化方案2.1 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值大于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻RP→∞，即图1所示电路中去掉电阻RP，由式(5)中实现大于1的平衡条件。
2.2 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值小于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻R′→∞，即图1所示电路中去掉电阻R′，由式(5)中1-RF/RP 实现小于1的平衡条件。
2.3 各加运算输入信号比例系数之和与各减运算输入信号比例系数之和的差值等于1的加减运算电路当各输入信号的比例系数关系为：时，可令式(5)中电阻R′→∞，RP→∞，即图1所示电路中去掉电阻R′及RP。
3 设计步骤及举例3.1 设计步骤(1)由参与运算的各输入信号比例系数加、减的数值范围确定电路形式；(2)由运算关系及平衡条件确定外部各个电阻值。
3.2 设计举例例1，试设计实现U0=2U121+3U122-U111运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因，确定所设计电路的形式为图1中去掉电阻RP，按三个输入信号重画如图2所示。
图2 例1设计的加减运算电路。
选取RF=120KΩ，代入各输入信号的比例系数表达式中，解出：由式(5)并考虑RP→∞，有：代入各输入信号的比例系数，有：解出R‘=40KΩ。
例2，试设计实现U0=2U121-3U111-U112运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因，确定所设计电路的形式为图1中去掉电阻R′，按三个输入信号重画如图3所示。
选取RF=150KΩ ，代入各输入信号的比例系数表达式中，解出：由式(5)并考虑R′→∞，有：代入各输入信号的比例系数，有：解出RP=50KΩ。
图3 例2设计的加减运算电路。
例3，试设计实现运算关系的加减运算电路。
将所要实现的运算关系式与式(4)对比，确定式(4)中各输入信号的比例系数为：因：确定所设计电路的形式为图1中去掉电阻R′及RP，按四个输入信号重画如图4所示。
图4 例3设计的加减运算电路选取RF=150K Ω，代入各输入信号的比例系数表达式中，解出：4 结语本文讨论了加减运算电路的构成形式及比例系数适应范围，从而可实现输入信号以任意比例系数参与运算的电路设计，使运算电路具有普遍适用性。