JTAG 接口电路设计与应用
JTAG接口电路设计与应用
Design and application of JTAG interface circuit
温国忠
（深圳职业技术学院 电子与信息工程学院，广东 深圳 518055）
摘 要：目前通讯电子产品的芯片、单板、系统的复杂度不断提高，物理尺寸却在不断缩小，JTAG电路的设计也随之成为关系到单板可测性、稳定性和可靠性的重要因素。 JTAG测试接口在集成电路工作时，可以控制管脚的状态，由于应用系统的干扰，可能使JTAG测试口出现错误操作，从而影响芯片及其管脚的工作状态，造成芯片不能正常工作，给产品的可靠运行带来隐患。因此，很有必要对JTAG接口电路设计进行探讨，找到一种更合理的JTAG接口电路设计。
关键词：JTAG；菊花链；DFT；IEEE-1149.1
中图法分类号；TN407 文献标识码：B
1引言
由于EDA技术的广泛应用，微电子技术的迅猛发展，组装工艺的不断更新，使得通讯电子产品，芯片、单板、系统的复杂度不断提高，物理尺寸却在不断缩小。随之而来的就是测试问题的复杂化，测试的成本，周期都在急剧增加。在这种情况下，只是使用探针、针床等传统测试设备已经无法进行有效的测试。而且它所带来的后果就是开发电子系统时的测试成本不断上升，测试周期加长，但仍然有不可测的情况存在。针对这种情况，电子测试的研究方向随之发展到了研究在电子系统甚至芯片设计时就考虑系统测试问题的新兴设计方法——DFT[1]。而边界扫描就是一种重要的有效的测试方法，它的广泛应用对降低测试难度，提供测试质量，提高产品故障定位能力等各方面都有重大意义。
2 JTAG测试
JTAG，它是Joint Test Action Group缩写，是IEEE的标准规范，由IEEE-1149.1标准规定的边界扫描是测试PCB板上IC之间互连的综合测试方法[2]。通过这个标准，可对具有JTAG接口的芯片的硬件电路进行边界扫描和故障检测。边界扫描测试的基本思想是：在靠近器件的每一个输入/输出（I/O）管脚处，增加一个移位寄存器单元和锁存器单元。在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出输出管脚的状态。在正常工作期间，这些附加的移位寄存器单元不影响电路的工作。
2．1 JTAG测试口
符合IEEE STD 1149.1的JTAG测试口，是芯片制造商为开发者预留的在线仿真口，同时也是边界扫描测试技术的一种应用。
IEEE 1149.1标准将边界扫描测试的硬件单元分成四类：测试存取通道（TAP）、TAP控制器、指令寄存器（IR）、测试数据寄存器（TDR）。JTAG边界扫描是在TAP（测试访问端口）控制器和指令寄存器的控制作用下实现测试功能[3]。其中，TAP控制器是一个16态的状态机，根据TMS的不同输入来控制整个扫描系统中扫描寄存器的移位、捕获、更新操作，而指令寄存器则是根据TDI的不同输入来确定选中不同的测试数据寄存器进入扫描链进行测试扫描操作。其中测试存取通道TAP即是能完成边界扫描测试的五个专用引出管脚，即：
（1）测试时钟输入线（TCK）
（2）测试模式选择输入线（TMS）
（3）测试数据输入线（TDI）
（4）测试数据输出线（TDO）
（5）测试复位输入线（/TRST），/TRST是可选的。
利用这五个管脚，就能完成互连及功能测试。需要注意的是：某些芯片的JTAG引脚并没有完全按照IEEE Std 1149.1设计，对于此类芯片，在设计时需要按器件手册要求，根据实际需要进行上拉电阻或者下拉电阻处理[4]。
2．2 JTAG测试口的主要功能
JTAG测试口主要有以下一些功能和应用：
（1）测试装配在印制板或者其他板面上的集成电路之间的互连性；
（2）测试集成电路自身功能；
（3）器件正常工作时对管脚状态进行控制，包括观测和修改管脚的状态；
（4）可编程器件的逻辑加载；
（5）某些CPU和专用器件的仿真和交互调试；
3JTAG接口电路设计
3．1串行连接方式（菊花链）
对于单板上有两个以上 JTAG 功能（符合IEEE Std 1149.1标准）的芯片，可以通过芯片间JTAG引脚互联，形成菊花链模式，以减少测试点[5]。可编程器件为了加载逻辑方便，也建议设计成菊花链的形式。
图1 JTAG菊花链接方式（TDI有内部上拉）
由于TDO仅在扫描时才有输出，正常情况下为高阻，上图是在器件的TDI端有内部上
拉的JTAG菊花链接法。对于器件的TDI端无内部上拉的特殊情况，按下图连接：
图2 JTAG菊花链接方式（TDI无内部上拉）
对于菊花链连接方式，给出如下设计建议：
（1）所有JTAG器件尽可能联成一条菊花链。以减少测试点，和方便逻辑加载。
（2）对于JTAG接口有特殊功能的器件，如用于CPU器件调试，为编程调试方便及可靠性，可用跳线等方法作兼容设计，使其在调试阶段独立出来，暂不加入其他的菊花链中。
（3）可编程器件联成菊花链时，菊花链上器件的最多数目要遵守厂家手册的要求。
（4）JTAG接口电平不相同的器件在一条菊花链上时要考虑接口电平的匹配转换[6]。（5）菊花链上的某些上拉电阻和下拉电阻如果要驱动多个器件，则需要根据菊花链上器件的数目对电阻的阻值进行调整，具体可通过理论计算和实际测试确定。
3．2并行连接方式
并行连接方式就是将两个或多个串行方式连接的JTAG扫描链并行连接。串行扫描链的TCK信号连在一起，串行链扫描的TMS信号各自独立，串行扫描链的TDI和TDO 分别连在一起，串行扫描链的TMS信号各自独立，确保只有一个串行扫描链在指定的时间内有扫描数据输出，如图3所示。
图3 JTAG链并行连接方式
3．3独立路径方式
独立路径方式也就是将所有的器件的TMS和TCK分别连在一起，每个器件的TDI
和TDO各自独立，如图4所示。独立路径连接方式主要应用于专门的FLASH
加载、PLD
编程或者JTAG仿真等特定需求中。
图4 JTAG链独立路径连接方式
4具体应用
某产品单板运行总会有一两块死机，现象随机出现，单板死机后，硬件复位也不能启动，必须重新上电才能重新运行。观察该单板的JTAG接口电路，如图5所示，对JTAG管脚没有作任何上下拉处理，在单板正常工作时，外界环境干扰信号作用于边界扫描器件的JTAG 管脚，就可能使边界扫描单元与器件管脚有信号流，从而断开器件内部核心逻辑与器件管脚的信号流，导致单板死机，必须重新上电才能重新运行。
图5 有问题的JTAG链连接法
对该单板的边界扫描器件JTAG接口输入管脚做如图6所示处理，TDI、TMS上拉，TCK、/TRST下拉。在单板正常工作时，外界环境干扰信号作用于边界扫描器件的JTAG管脚，就不会改变TDI、TMS、TCK和/TRST的输入状态，就不会使边界扫描器件的边界扫描单元与器件管脚有信号流，从而不会断开器件内部核心逻辑与器件管脚的信号流，也就不会导致单板死机。
图6 正确的JTAG链连接法
5结语
JTAG接口电路的设计关系到单板可测性，以及稳定性和可靠性的重要因素。本文创新点在于对多芯片JTAG接口电路的设计进行了探讨，给出了三种多器件JTAG接口设计电路。并通过一个应用案例的分析，对一般的CPU、CPLD、FPGA以及一些专用芯片在单板上进行JTAG测试接口设计，具有一定的参考价值。
参考文献
[1] 雷绍充等著，VLSI测试方法学和可测性设计，北京：电子工业出版社，2005。
[2] IEEEStandardTestAccessPortandBoundary-ScanArchitecture.IEEE1149.1a,1993。
[3] 何仑，杨松华，基于soc测试的IEEE P1500，微计算机信息，2005，第七期。
[4] LouisYUngar.IEEE-1149.XStandards:Achievementsvs.Expectations.A.T.E.Solutions,Inc.1999。
[5] IEEEStd1149.1(JTAG)TestabilityPrimer。
[6] IEEEStd1149.6-2003,IEEEStandardforBoundary-ScanTestingofAdvancedDigitalNetworks。
附1：英文标题和摘要
Design and application of JTAG interface circuit
WEN Guozhong
（School of Electronics and Information Engineering,Shenzhen
Polytechnic,Shenzhen,Guangdong 518055）
Abstract:The design of JTAG circuit becomes to one important factor of measurable, stable and robust boards, along with the increase of chips, boards and systems’ complexity and the decrease of the physical dimensions. When working in integrate circuit, it can control the state of pins. Because of the noise of the applied system, error function may occur so as to influence the state of chips and their pins. As a result, the chips can’t run normally and may bring about hidden trouble. Therefore, it is necessary to discuss and find one more reasonable design of the JTAG interface circuit.
Key words: JTAG; chrysanthemum chain; DFT; IEEE-1149.1
附2：作者简介
温国忠男 1973年11月出生工程师主要研究方向：集成电路测试和验证
Email：buddy@https://www.360docs.net/doc/8712156416.html,
2001年6月南开大学光电子技术研究所微电子技术专业硕士毕业
2001年7月至2004年8月：深圳华为技术有限公司，从事IC测试和验证工作
2004年9月至现在：深圳职业技术学院电子与信息工程学院从事教学、科研工作Biography: Wenguozhong(1973-),Male(Han ethnic),JiangXi Province, School of Electronics and Information Engineering, Shenzhen Polytechnic, Engineer and instructor, Research in integrated circuit test and verification.
总线的接口电路设计
PCI-Express总线的接口电路设计 王福泽 (天津工业大学) 一、 课题背景 计算机I/O技术在高性能计算发展中始终是一个关键技术。其技术特性决定 了计算机I/O的处理能力，进而决定了计算机的整体性能以及应用环境。从根本 上来说，无论现在还是将来，I/O技术都将制约着计算机技术的应用与发展，尤 其在高端计算领域。近年来随着高端计算市场的日益活跃，高性能I/O技术之争 也愈演愈烈。当计算机运算处理能力与总线数据传输速度的矛盾日益突出时，新 的总线技术便应运而生。在过去的十几年间，PCI(Peripheral component Interconnect)总线是成功的，它的平行总线执行机制现在看来依然具有很高的 先进性，但其带宽却早已露出疲态。PCI总线分有六种规格(表1所示)，能提供133MBps到2131MBps的数据传输速率，而对于现有高性能产品例如万兆以太网 或者光纤通信，传统的PCI的数据传输速率早已入不敷出[4]。 表1 PCI总线六种规格 总线类型 总线形式 时钟频率 峰值带宽 每条总线上板卡插槽数 PCI32位 并行 33MHz 133MB/s 4-5 PCI32位 并行 66MHz 266MB/s 1-2 PCI-X 32位 并行 66MHz 266MB/s 4 PCI-X 32位 并行 133MHz 533MB/s 1-2 PCI-X 32位 并行 266MHz 1066MB/s 1 PCI-X 32位 并行 533MHz 2131MB/s 1 对于64位总线实现，上述所有带宽加倍 对于64位总线实现，上述所有带宽加倍仔细分析传统的PCI信号技术，可 发现并行式总线已逐渐走近其性能的极限，该种总线已经无法轻易地提升频率或 降低电压以提高数据传输率：其时钟和数据的同步传输方式受到信号偏移及PCB 布局的限制。高速串行总线的提出，成功的解决了这些问题，其代表应用就是PCI Express。PCI Express采用的串行方式，并且真正使用“电压差分传输” 即是两条信号线，以相互间的电压差作为逻辑“0”，“1”的表示，以此方式传输 可以将传输频率作极高的提升,使信号容易读取，噪声影响降低。由于是差分传输，所以每两条信号线才能单向传送1比特，即一根信号线为正、另一根信号线 为负，发送互为反相的信号，每一个“1比特”的两条信号线称为一个差分对。 按PCI Express技术规范规定，一个差分对的传输速率为2.5Gbps。实际使用中，
JTAG接口的定义及常见问题
JTAG接口的定义及常见问题 ARM系统的JTAG接口的设计不当往往使硬件系统无法调试，所以在设计ARM 系统前要先熟悉ARM系统的JTAG接口的定义和常见问题。 1．ARM系统的JTAG接口是如何定义的？每个PIN又是如何连接的？ 下图是JTAG接口的信号排列示意： 接口是一个20脚的IDC插座。下表给出了具体的信号说明： 表 1 JTAG引脚说明 序号信号名方向说明 1 Vref Input 接口电平参考电压，通常可直接接电源 2 Vsupply Input 电源 (设备提供) 3 nTRST Output (可选项) JTAG复位。在目标端应加适当的上拉电阻以防止误触发。 4 GND -- 接地 5 TDI Output Test Data In from Dragon-ICE to target. 6 GND -- 接地 7 TMS Output Test Mode Select 8 GND -- 接地 9 TCK Output Test Clock output from Dragon-ICE to the target 10 GND -- 接地 11 RTCK Input (可选项) Return Test Clock。由目标端反馈给Dragon-ICE的时钟信号，用来同步TCK信号的产生。不使用时可以直接接地。12 GND -- 接地
13 TDO Input Test Data Out from target to Dragon-ICE. 14 GND -- 接地 15 nSRST Input/Output (可选项) System Reset，与目标板上的系统复位信号相连。可以直接对目标系统复位，同时可以检测目标系统的复位情况。为了防止误触发，应在目标端加上适当的上拉电阻。 16 GND -- 接地 17 NC -- 保留 18 GND -- 接地 19 NC -- 保留 20 GND -- 接地 2．目标系统如何设计？ 目标板使用与Dragon-ICE一样的20脚针座，信号排列见表1。RTCK和 nTRST 这两个信号根据目标ASIC有否提供对应的引脚来选用。nSRST则根据目标系统的设计考虑来选择使用。下面是一个典型的连接关系图： 复位电路中可以根据不同的需要包含上电复位、手动复位等等功能。如果用户希望系统复位信号nSRST能同时触发JTAG口的复位信号nTRST，则可以使用一些简单的组合逻辑电路来达到要求。后面给出了一种电路方案的效果图。
Jtag的各种引脚定义
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顾全整体布局，这一点可能比较难满足，但他们之间的距离最大约10~12cm，器件布局的原则是通常按照信号流向放置，切不可绕来绕去； b)PHY层芯片的电源滤波按照要芯片要求设计，通常每个电源端都需放置一个退耦电容，他们可以为信号提供一个低阻抗通路，减小电源和地平面间的谐振，为了让电容起到去耦和旁路的作用，故要保证退耦和旁路电容由电容、走线、过孔、焊盘组成的环路面积尽量小，保证引线电感尽量小； c)网口变压器PHY层芯片侧中心抽头对地的滤波电容要尽量靠近变压器管脚，保证引线最短，分布电感最小； d)网口变压器接口侧的共模电阻和高压电容靠近中心抽头放置，走线短而粗（≥15mil）； e)变压器的两边需要割地：即RJ45连接座和变压器的次级线圈用单独的隔离地，隔离区域100mil以上，且在这个隔离区域下没有电源和地层存在。这样做分割处理，就是为了达到初、次级的隔离，控制源端的干扰通过参考平面耦合到次级； f)指示灯的电源线和驱动信号线相邻走线，尽量减小环路面积。指示灯和差分线要进行必要的隔离，两者要保证足够的距离，如有空间可用GND隔开； g)用于连接GND和PGND的电阻及电容需放置地分割区域。 2.以太网的信号线是以差分对（Rx±、Tx±）的形式存在，差分线具有很强共模抑制能力，抗干扰能力强，但是如果布线不当，将会带来严重的信号完整性问题。下面我们来一一介绍差分线的处理要点： a)优先绘制Rx±、Tx±差分对，尽量保持差分对平行、等长、短距，避免过孔、交叉。由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里； b)当速度要求高时需对Rx±、Tx±差分对进行阻抗控制，通常阻抗控制在100Ω±10%； c)差分信号终端电阻（49.9Ω，有的PHY层芯片可能没有）必须靠近PHY层芯片的Rx±、Tx±管脚放置，这样能更好的消除通信电缆中的信号反射，此电阻有些接电源，有些通过电容接地，这是由PHY芯片决定的； d)差分线对上的滤波电容必须对称放置，否则差模可能转成共模，带来共模噪声，且其走线时不能有stub ，这样才能对高频噪声有良好的抑制能力。
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常见串口接口电路设计集锦 六种常用串口接口电路1、并口接口(分立元件) 适用于Windows 95/98/Me 操作系统。这个电路与FMS 随软件提供的电路比多了一个200K 的电阻，这个主要是为了与JR 的摇控器连接，因为JR 的摇控器教练口好象是集电极开路设计的，需要加一只上拉电阻才能正常工作。 不过电路还是满简单的，用的元件也很少，很适合无线电水平不太高的朋友们 制作，只是不能用于Win2000/XP 上有点让人遗憾。 2、串口接口(分立元件)字串5 适用于Windows 95/98/Me 操作系统，电路也不是很复杂，当然元件比并口电路多了一些，而且串口的外壳比并口小很多，如何把这些元件都放到小 小的外壳里免不了要大家好好考虑一下了。当做体积小也是它的最大的优点， 而且不用占用电脑并口，因为现在还有一些打印机还是要用并口的。缺点同样 是不支持Win2000/XP。 3、串行PIC 接口(使用PIC12C508 单片机)字串9 适用于Windows 95/98/Me/2000/XP 操作系统。电路简单，只是用到MicroChip 公司的PIC12C508 型单片机，免不了要用到编程器向芯片里写程序了，这个东西一般朋友可能没有，不过大多卖单片机的地方都有编程器，你只 要拿张软盘把需要用的HEX 文件拷去让老板帮你写就可以了。这个接口最大 的优点就是支Win2000/XP 操作系统，还可以用PPJOY 这个软件来用摇控器虚拟游戏控制器玩电脑游戏。 4、25 针串行PIC 接口(使用PIC12C508 单片机) 适用于Windows 95/98/Me/2000/XP 操作系统。电路同9 针的接口基本一样，只不过是接25 针串口的，现在用的不是很多了。
JTAG各类接口针脚定义及含义
JTAG各类接口针脚定义及含义 JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。 一、引脚定义 Test Clock Input (TCK) -----强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。 Test Mode Selection Input (TMS) -----强制要求2 TMS信号在TCK的上升沿有效。TMS在IEEE1149.1标准里是强制要求的。TMS信号用来控制TAP状态机的转换。通过TMS信号，可以控制TAP在不同的状态间相互转换。 Test Data Input (TDI) -----强制要求3 TDI在IEEE1149.1标准里是强制要求的。TDI是数据输入的接口。所有要输入到特定寄存器的数据都是通过TDI接口一位一位串行输入的（由TCK驱动）。 Test Data Output (TDO) -----强制要求4 TDO在IEEE1149.1标准里是强制要求的。TDO是数据输出的接口。所有要从特定的寄存器中输出的数据都是通过TDO接口一位一位串行输出的（由TCK驱动）。 Test Reset Input (TRST) ----可选项1 这个信号接口在IEEE 1149.1标准里是可选的，并不是强制要求的。TRST可以用来对TAPController进行复位（初始化）。因为通过TMS也可以对TAP Controll进行复位（初始化）。所以有四线JTAG与五线JTAG之分。 (VTREF) -----强制要求5 接口信号电平参考电压一般直接连接Vsupply。这个可以用来确定ARM的JTAG接口使用的逻辑电平（比如3.3V还是5.0V?） Return Test Clock ( RTCK) ----可选项2 可选项，由目标端反馈给仿真器的时钟信号,用来同步TCK信号的产生,不使用时直接接地。System Reset ( nSRST)----可选项3 可选项,与目标板上的系统复位信号相连,可以直接对目标系统复位。同时可以检测目标系统的复位情况，为了防止误触发应在目标端加上适当的上拉电阻。 USER IN 用户自定义输入。可以接到一个IO上，用来接受上位机的控制。 USER OUT 用户自定义输出。可以接到一个IO上，用来向上位机的反馈一个状态 由于JTAG经常使用排线连接，为了增强抗干扰能力，在每条信号线间加上地线就出现了这种20针的接口。但事实上，RTCK、USER IN、USER OUT一般都不使用，于是还有一种14针的接口。对于实际开发应用来说，由于实验室电源稳定，电磁环境较好，干扰不大。
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2008年10月第10期电子测试 EL ECTRONIC TEST Oct.2008No.10 数字信号光耦合器应用电路设计 田德恒 (莱芜职业技术学院信息工程系 莱芜 271100) 摘 要:较强的输入信号可直接驱动光耦的发光二极管,较弱的则需放大后才能驱动光耦。在光耦光敏三极管的集电极或发射极直接接负载电阻即可满足较小的负载要求;在光耦光敏三极管的发射极加三极管放大驱动,通过两只光电耦合器构成的推挽式电路以及通过增加光敏三极管基极正反馈,既达到较强的负载能力,提高了功率接口的抗干扰能力,克服了光耦的输出功率不足的缺点,又提高光耦的开关速度,克服了由于光耦自身存在的分布电容,对传输速度造成影响。最后给出了光耦合器在数字电路中应用示例。关键词:数字信号;光电耦合器;输入电路;输出电路中图分类号:TP211 文献标识码:B Applied circuit design of optoelect ronic coupler to t he digital signal Tian Deheng (Dept of Information Engineering ,Lai Wu Vocational College ,Laiwu 271100,China ) Abstract :The light 2emitting diode of optocoupler can be directly drived by stro nger inp ut sig 2nals ,t he weaker t he inp ut signal can be enlarged before driving optocoupler.Connecting direct 2ly load resistance wit h t he collector or emitter of p hotot ransistor to meet smaller load require 2ment s ;drover by t he amplifier triode on t he emitter of p hotot ransistor ,p ush 2p ull circuit s con 2sisting of two optocoupler as well as positive feedback added to base of t he p hotot ransistor not o nly achieve st rong load capacity and enhance t he power of t he interface anti 2jamming capabili 2ty ,but also overcome t he shortcomings of t he scant outp ut power ,increase t he switching speed ,overcome effect on t he speed of t he t ransmission due to t he distribution of capacitance.Finally ,t he application example of t he optocoupler in t he digital circuit is given.K eyw ords :digital signal ;optoelect ronic coupler ;inp ut circuit ;outp ut circuit 0 引 言 光电耦合器是一种把发光元件和光敏元件封 装在同一壳体内,中间通过“电2光2电”转换来传输 电信号的半导体光电子器件。光耦合器的主要优点是单向传输信号,输入端与输出端完全实现了电气隔离,抗干扰能力强,使用寿命长,传输效率高。它广泛用于电平转换、信号隔离、级间隔离、开关电
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U S B2.0接口E M C设计方案一、接口概述 USB?通用串行总线（英文：Universal?Serial?Bus，简称USB）是连接外部装置的一个串口汇流排标准，在计算机上使用广泛，但也可以用在机顶盒和游戏机上，补充标准On-The-Go（?OTG）使其能够用于在便携装置之间直接交换资料。USB接口的电磁兼容性能关系到设备稳定行与数据传输的准确性，赛盛技术应用电磁兼容设计平台（EDP）软件从接口原理图、结构设计，线缆设计三个方面来设计USB2.0接口的EMC设计方案 二、接口电路原理图的EMC设计 本方案由电磁兼容设计平台（EDP）软件自动生成 1. USB 2.0接口防静电设计 图1 USB 2.0接口防静电设计 接口电路设计概述： 本方案从EMC原理上，进行了相关的抑制干扰和抗敏感度的设计；从设计层次解决EMC问题。 电路EMC设计说明： （1） 电路滤波设计要点： L1为共模滤波电感，用于滤除差分信号上的共模干扰； L2为滤波磁珠，用于滤除为电源上的干扰； C1、C2为电源滤波电容，滤除电源上的干扰。 L1共模电感阻抗选择范围为60Ω/100MHz ~120Ω/100MHz，典型值选取90Ω/100MHz； L2磁珠阻抗范围为100Ω/100MHz ~1000Ω/100MHz，典型值选取600Ω/100MHz ；磁珠在选取时通流量应符合电路电流的要求，磁珠推荐使用电源用磁珠； C1、C2两个电容在取值时要相差100倍，典型值为10uF、0.1uF；小电容用滤除电源上的高频干扰，大电容用于滤除电源线上的纹波干扰； C3为接口地和数字地之间的跨接电容，典型取值为1000pF，耐压要求达到2KV以上，C3容值可根据测试情况进行调整； （2）电路防护设计要点 D1、D2和D3组成USB接口防护电路，能快速泄放静电干扰，防止在热拔插过程中产生的大量干扰能量对电路进行冲击，导致内部电路工作异常。 D1、D2、D3选用TVS，TVS反向关断电压为5V；TVS管的结电容对信号传输频率有一定的影响，USB2.0的TVS结电容要求小于5pF。 接口电路设计备注： 如果设备为金属外壳，同时单板可以独立的划分出接口地，那么金属外壳与接口地直接电气连接，且单板地与接口地通过1000pF电容相连； 如果设备为非金属外壳，那么接口地PGND与单板地GND直接电气连接。
JTAG接口电路
JTAG接口电路 1 JTAG(Joint Test Action Group;联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。 JTAG最初是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个TAP（Test Access Port;测试访问口）通过专用的JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System Programmable�在线编程），对FLASH等器件进行编程。 JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。JTAG接口可对PSD芯片内部的所有部件进行编程 具有JTAG口的芯片都有如下JTAG引脚定义： TCK——测试时钟输入； TDI——测试数据输入，数据通过TDI输入JTAG口； TDO——测试数据输出，数据通过TDO从JTAG口输出； TMS——测试模式选择，TMS用来设臵JTAG口处于某种特定的测试模式。 可选引脚TRST——测试复位，输入引脚，低电平有效。 含有JTAG口的芯片种类较多，如CPU、DSP、CPLD等。 JTAG内部有一个状态机，称为TAP控制器。TAP控制器的状态机通过TCK和TMS进行状态的改变，实现数据和指令的输入。图1为TAP控制器的状态机框图。 2 JTAG芯片的边界扫描寄存器 JTAG标准定义了一个串行的移位寄存器。寄存器的每一个单元分配给IC芯片的相应引脚，每一个独立的单元称为BSC（Boundary-Scan Cell）边界扫描单元。这个串联的BSC在IC内部构成JTAG回路，所有的BSR （Boundary-Scan Register）边界扫描寄存器通过JTAG测试激活，平时这些引脚保持正常的IC功能。图2为具有JTAG口的IC内部BSR单元与引脚的关系。 3 JTAG在线写Flash的硬件电路设计和与PC的连接方式 以含JTAG接口的StrongARM SA1110为例，Flash为Intel 28F128J32 16MB容量。SA1110的JTAG的TCK、TDI、TMS、TDO分别接PC并口的2、3、4、11线上，通过程序将对JTAG口的控制指令和目标代码从PC的并口写入JTAG的BSR中。在设计PCB时，必须将SA1110的数据线和地址线及控制线与Flash的地线线、数据线和控制线相连。因SA1110的数据线、地址线及
新型人机交互接口电路的设计
摘要主要介绍了TI公司的新型的16位超低功耗Flash型h6N30F44X系列单片机的结构、特性和功能及液晶显示器LCD的发光原理和类型，讨论了该系列单片机与ILD及键盘的人机接口电路的设计方案和相应的软件的实现方法，最后给出它在体内电刺激器的应用实例。 关键词单片机；MSP430；LCD；人机交互接口 1引言 在当今的各种实时自动控制和智能化仪器仪表中，人机交互是不可缺少的一部分。一般而言，人机交互是由系统配置的外部设备来完成，但其实现方式有两种：一种是由MCU力口驱动芯片实现，如键盘显示控制芯片SK5279A，串行数据传输数码显示驱动芯片MAX7219等等，这时显然MCU没有LCD的驱动功能。另一种就是MCU本身具有驱动功能，它通过数据总线与控制信号直接采用存储器访问形式或I／O设备访问形式控制键盘和LCD实现人机对话。这里的MCU主要有世界各大单片机生产厂商开发的各种单片机，其中TI公司的MSP430系列因其许多独特的特性引起许多研究人员的特别关注，在国内外的发展应用正逐步走向成熟。 2LCD简介 LCD(Liquid Crystal Display)，即液晶显示器。液晶显示是通过环境光来显示信息的，它本身并不发光，因而功耗很低，只要求液晶周围有足够的光强。LCD是人与机器沟通的重要界面，早期以显像管(CRT／C athode Ray Tube)显示器为主，但随着科技不断进步，各种显示技术如雨后春笋般诞生。LCD由于具有轻薄短小、低耗电量、无辐射危险、平面直角显示以 及影像稳定不闪烁等优势，逐渐占据显示的主流地位。 LCD的类型，根据其分类方式的不同而不同。如根据LCD显示内容的不同可以分为段式LCD和点阵L CD。根据LCD驱动方式的不同可以分为静态驱动和多路驱动。 3MSP430F44X简介 MSP430F44X系列是TI公司最新推出的具有超低功耗特性的Flash型16位RISC指令集单片机[2]。该系列单片机性价比相当高，在系统设计、开发调试及实际应用上都表现出较明显的优势。它主要应用在各种要求极低功率消耗的场合，特别适合用于智能测量仪器、各种医疗器械、智能化家用电器和电池供电便携设备产品之中。 3.1系统结构 MSP430F44X的系统结构，主要包括：CPU、程序存储器(ROM)、数据存储器(RAM)、FLL+时钟系统(片内DCO+晶体振荡器)、看门狗定时器／通用目的定时器(WatchDog)、ADCl2(12位A／D)、比较器A(精确的模拟比较器，常用于斜边(Slope)A／D转换)、复位电压控制／电源电压管理、基本定时器(Basic Timerl)、定时器(Timer-a和Timer-B)、LCD控制器/比较器(多达160段)、硬件乘法器、I/O口和串行口[4]。系列中各种具体的型号稍有差别。在本次设计中，具体选择MSP430F449作为人机接口电路的设计具有许多独到的优势。这一点，读者可以根据TI公司相关的数据手册进行比较。 3.2片内外模块特性 MSP430F44X具有丰富的片内外围模块，其明显的特点是：具有48条I／0口线的6个并行口P1-P6，其中P1、p2具有中断能力，同时具有2个可用于UART/SPI模式选择的串行口(USART0和USARTl)；内含12位的A／D转换器ADCl2，快速执行8×8、8×16、16×16乘法操作并立即得到结果的硬件乘法器；多达160段的LCD控制器／比较器，可以实现多种方式的驱动显示；可以实现UART、PWM、斜坡ADC 的16位Timer-A和16位Timer-B；非常灵活的时钟系统，既可用32768Hz的钟表晶振产生低频时钟，也可以用450kHz-8MHz的晶体产生高频时钟，同时还可以使用外部时钟源或者用不同控制频率的DCO；多达几十kB的Flash空间，这样数据既可以保存在片内的Flash信息存储器，也可保存在程序的Hash中的剩余空间。 4接口电路设计 4.1接口电路简图及说明 典型应用电路示意图。在该图中，LCD类型和键盘种类及数目的选择、下拉电阻的数值大小都必须认真
以太网通信接口电路设计规范
目录 1目的 (3) 2范围 (3) 3定义 (3) 3.1以太网名词范围定义 (3) 3.2缩略语和英文名词解释 (3) 4引用标准和参考资料 (4) 5以太网物理层电路设计规范 (4) 5.1：10M物理层芯片特点 (4) 5.1.1：10M物理层芯片的分层模型 (4) 5.1.2：10M物理层芯片的接口 (5) 5.1.3：10M物理层芯片的发展 (6) 5.2：100M物理层芯片特点 (6) 5.2.1：100M物理层芯片和10M物理层芯片的不同 (6) 5.2.2：100M物理层芯片的分层模型 (6) 5.2.3：100M物理层数据的发送和接收过程 (8) 5.2.4：100M物理层芯片的寄存器分析 (8) 5.2.5：100M物理层芯片的自协商技术 (10) 5.2.5.1：自商技术概述 (10) 5.2.5.2：自协商技术的功能规范 (11) 5.2.5.3：自协商技术中的信息编码 (11) 5.2.5.4：自协商功能的寄存器控制 (14) 5.2.6：100M物理层芯片的接口信号管脚 (15) 5.3：典型物理层器件分析 (16) 5.4：多口物理层器件分析 (16) 5.4.1：多口物理层器件的介绍 (16) 5.4.2：典型多口物理层器件分析。 (17) 6以太网MAC层接口电路设计规范 (17) 6.1：单口MAC层芯片简介 (17) 6.2：以太网MAC层的技术标准 (18) 6.3：单口MAC层芯片的模块和接口 (19) 6.4：单口MAC层芯片的使用范例 (20) 71000M以太网（单口）接口电路设计规范 (21) 8以太网交换芯片电路设计规范 (21) 8.1：以太网交换芯片的特点 (21) 8.1.1：以太网交换芯片的发展过程 (21) 8.1.2：以太网交换芯片的特性 (22) 8.2：以太网交换芯片的接口 (22) 8.3：MII接口分析 (23) 8.3.1：MII发送数据信号接口 (24) 8.3.2：MII接收数据信号接口 (25) 8.3.3：PHY侧状态指示信号接口 (25) 8.3.4：MII的管理信号MDIO接口 (25) 8.4：以太网交换芯片电路设计要点 (27) 8.5：以太网交换芯片典型电路 (27) 8.5.1：以太网交换芯片典型电路一 (28)
几种典型接口电路(485)
典型接口电路EMC设计 一、以太网接口EMI设计 100M网口设计时必须设计Bob smith 电路：可以产生10dB的共模EMI衰减，为了更好的抑制共模信号通过线缆对外的辐射应注意下面几点： 1 、不用的RJ45管脚4 、5、7、8按下图的方法处理。 2 、物理芯片侧的变压器中心抽头需通过0.01uF－0.1uF的电容接地。 3 、物理芯片侧的差模电阻（收端）应等分为二（100分为两个49.9），中心点通过1000pF 电容接地。 以太网口Bob smith电路原理图 以82559为例说明网口设计PCB注意点，布局如下： 以太网口布局示意图
A、B要求尽量短，A不得超过1英寸，B可以根据实际情况放宽。接口变压器PCB设计如下： 以太网口变压器布局示意图 布局要求： PCB布局示意图 布线要求： 1、变压器下面全部掏空处理，其余隔离带的宽度大于100mil； 2、连接器与隔离变压器之间距离小于1000mil； 3、晶振距离接口变压器和板边大于1000mil； 4、灯线不要走到变压器下面，并且尽量不要与差分信号线同层走线，如果同层走线，需要与差分信号线相距30mil以上； 5、差分信号线与变压器输出侧的过孔距离大于40mil。
二、以太网口的防护设计 加防护电路的设计： 增加防护器件电路原理图 以上器件选型要求： 1、变压器要选用隔离耐压3000Vac要求的。 2、气体放电管尽量选用3端气体放电管，启动电压为90V的； 3、TVS管选用SLV2.8-4； 三、485接口电路设计 对于出户外的485端口,进行如下设计，采取气体放电管加TVS管加限流电阻组合方式。选用90V陶瓷管（3R090）可承受10/700us，8KV雷击测试；64V固体管（P0640）只能承受10/700us，3KV雷击测试 。TVS的选择为P6KE6.8CA ，去耦电阻选择为10Ω/1W 。
基于CAN总线的接口电路设计_侯明
2008年第07期，第41卷 通 信 技 术 Vol.41，No.07,2008 总第199期Communications Technology No.199,Totally 基于CAN总线的接口电路设计 侯 明①， 杜 奕② （①昆明理工大学 信息工程与自动化学院，云南 昆明 650031；②昆明理工大学 应用技术学院，云南 昆明 650031） 【摘要】文中介绍了CAN总线的主要性能及特点，CAN总线在实际工业应用中的总体结构，同时给出了CAN总线协议转换器的硬件设计方法和通信协议。主要研究了CAN总线接口电路设计，所设计的总线接口电路由微处理器、CAN控制器、CAN总线收发器组成，并且详细介绍了CAN控制器、CAN收发器的功能以及CAN总线接口的硬件电路和硬件条件下的软件设计，为后续CAN 总线接口电路的应用打下了基础。 【关键词】CAN总线；SJA1000；接口 【中图分类号】TP29 【文献标识码】A【文章编号】1002-0802(2008)07-0138-03 Interface Circuit Design Based on CAN Bus HOU Ming①， DU Yi② （①College of Information Engineering and Automation Kunming University of Science and Engineering, Kunming Yunnan 650003, China； ②College of Applied Technology, Kunming University of Science and Engineering Kunming Yunnan 650003, China） 【Abstract】In this paper, the main CAN bus performance and features are presented, including the general structure of the CAN bus used in industrial application, and the hardware design methods of the CAN bus protocol converters and communication protocols are also given. This paper discusses the main interface circuit design of CAN Bus, which consists of microprocessor, CAN controller, CAN bus transceiver, and describes in detail the CAN controller, CAN transceiver of the CAN Bus interface, including the features of the hardware and the software design under the conditions of the hardware design. All these lay a foundation for the application of follow-up CAN. 【Key words】CAN bus; SJA1000; interface 0 引言 CAN(Controller Area Network)即控制器局域网络，是一种高性能、高可靠性、易开发和低成本的现场总线，是德国Bosch公司为解决现代汽车中众多的控制与测试仪器之间的数据交换而开发的一种串行数据通信协议。它是一种多主总线，通信介质可以是双绞线、同轴电缆或光导纤维，通信速率可达1 Mb/s，距离可达10 km。CAN协议的一个最大特点是废除了传统的站地址编码，而代之以对通信数据块进行编码，使网络内的节点个数在理论上不受限制。由于CAN总线具有较强的纠错能力，支持差分收发，因而适合高干扰环境，并具有较远的传输距离。因此，CAN协议对于许多领域的分布式测控很有吸引力。 CAN总线以目前技术条件较成熟的IS0／0SI模型为基础，与别的网络相比，它的信息传递的格式为报文。报文的长度可以不同，但都是有限的。当总线空闲时任何已连接的单元都可以开始发新的报文，报文以全网广播方式散发出去。各接收站根据报文的内容而不是地址进行判决，不需在信息中加入地址。 目前汽车上的网络连接方式主要采用2条CAN，一条用于驱动系统的高速CAN，速率达到500 kb/s；另一条用于车身系统的低速CAN，速率是100 kb/s。驱动系统CAN主要连接对象是发动机控制器（ECU）、ABS控制器、安全气囊控制器、组合仪表等等，它们的基本特征相同，都是控制与汽车行驶直接相关的系统。车身系统CAN主要连接和控制的汽车 收稿日期：2008-05-19。 作者简介：侯 明（1974-），男，讲师，主要研究方向为计算机硬件控制；杜 奕（1977-），男，讲师，主要研究方向为信息融合。 138
JTAG接口总结
并口与连接 1．并行口基地址： 0x0378 新系统通用，通常是LPT1，也可以是LPT2，通常使用中断IRQ7 0x0278 通常是LPT2，也可以是LPT1，LPT3（只能用此基地址），通常使用中断IRQ5 2．寄存器定义 3．状态寄存器（379）和控制寄存器（37A）的定义：
5．连接方式 a)hybus255与并口的连接是通过74CH541与并口连接 LPT D0 Pin 2 and TCK J10 Pin 4 LPT D1 Pin 3 and TDI J10 Pin 11 LPT D2 Pin 4 and TMS J10 Pin 9 LPT Busy Pin 11 and TDO J10 Pin 13 b)2410以及44b0连接图 TCK---------------->DATA0 TDI---------------->DATA1 TMS---------------->DATA2 TDO---------------->STATUS7
6．寄存器的读写 a)先对控制寄存器（Control）初始化 如果禁止中断用out（37A，0x80）,如果使用中断用out（37A，0x90） b)写一个寄存器的两条基本指令： out（37B,addr）；// 将addr写入用户设备地址寄存器 写：out（37C,data）；// 将数据data写入addr指向的用户设备空间单元 读：in（37C）；// 从addr指向的用户设备空间单元中读取数据 JTAG接口信息 1．TCK：输入移位时钟TMS和TDI的数据在TCK的上升沿被采样数据在时钟的下降沿输出到TDO 2．TMS：输入方式选择TMS用于控制TAP状态机 3．TDI：输入。输入到指令寄存器IR或数据寄存器DR的数据出现在TDI输入端在TCK的上升沿被采样 4．TDO：TDO输出来自指令寄存器或数据寄存器的数据在时钟的下降沿被移出到TDO
Jtag的各种引脚定义
使用过ARM芯片的人肯定都听过一个仿真器————JLINK，为什么ARM芯片现在能够这么流行？其中恐怕就有一个原因就是很多的ARM芯片都支持使用Jlink进行调试和仿真。所以你只要有一个Jlink，不管是ARM7、ARM9、ARM11还是最新的ARM Cortex 系统都能下载和调试了。 以前的嵌入式开发者，可能使用什么公司的芯片就得买一个对应芯片的下载和仿真器，这样如果你只使用一种芯片，可能还好，不过恐怕没有那种芯片能够一直引领市场。 Jlink使用的是一种叫做JTAG的协议，JTAG原本是用于芯片内部测试的，现在大多用于芯片的程序下载和调试仿真。由于现在Jlink用的比较多，所以有些人可能把Jlink就等同于JTAG了，实际上，JTAG是一种协议，只要满足这种协议的就可以叫做JTAG，比如H—JTAG、OpenJTAG、OSJTAG等等。正版的Jlink是卖的很贵的。大概是1000到2000RMB吧。不过，中国的山寨能力是很强的，而且你硬件卖给别人了，你也没办法控制别人说你不许拆开我的东西看里面的电路是怎么样的。所以Jlink就被破解了，破解之后的Jlink很便宜，网上五六十块钱就能买到一个能用的Jlink。 除了商业版的Jlink和H—JTAG，网上还有一些电子爱好者，他们参照开源软件的模式，设计了开源硬件，比如arduino。还有人制作了开源版本的JTAG仿真器——OpenJTAG。而一些芯片的开发商不像那些软件厂商，会给软件做很多的限制，他们对于开源硬件还是比较开明的，所以他们也支持了一些开源硬件。比如TI公司的MSP430 LaunchPad、ST公司的STM Discovery 等等板子。还有飞思卡尔公司的USBDM和OSJTAG。他们把这些硬件的原理图、PCB还有固件都放在了网络上供人自由下载和制作，你也可以根据他的资料进行改进。这样能使大家对于他们家的芯片有更多的了解，所以，他们也乐于开源一些评估板。 今天我要说的是几种JTAG仿真器的引脚定义，首先我看看比较常见的JTAG 20-Pin的引脚接口如下:
嵌入式开发JTAG接口的应用介绍
嵌入式开发JTAG接口的应用介绍 通常所说的JTAG大致分两类，一类用于测试芯片的电气特性，检测芯片是否有问题；一类用于Debug；一般支持JTAG的CPU内都包含了这两个模块。 一个含有JTAG Debug接口模块的CPU，只要时钟正常，就可以通过JTAG接口访问CPU 的内部寄存器和挂在CPU总线上的设备，如FLASH，RAM，SOC（比如4510B，44Box，AT91M系列）内置模块的寄存器，象UART，Timers，GPIO等等的寄存器。上面说的只是JTAG接口所具备的能力，要使用这些功能，还需要软件的配合，具体实现的功能则由具体的软件决定。例如下载程序到RAM功能。了解SOC的都知道，要使用外接的RAM，需要参照SOCDataSheet的寄存器说明，设置RAM的基地址，总线宽度，访问速度等等。有的SOC则还需要Remap，才能正常工作。运行Firmware时，这些设置由Firmware的初始化程序完成。但如果使用JTAG接口，相关的寄存器可能还处在上电值，甚至时错误值，RAM不能正常工作，所以下载必然要失败。要正常使用，先要想办法设置RAM。在ADW中，可以在Console窗口通过Let 命令设置，在AXD中可以在Console窗口通过Set 命令设置。 下面是一个设置AT91M40800的命令序列，关闭中断，设置CS0-CS3，并进行Remap，适用于AXD（ADS带的Debug） setmem 0xfffff124，0xFFFFFFFF，32 －－－关闭所有中断 setmem 0xffe00000，0x0100253d，32 －－－设置CS0 0xffe00004，0x02002021，32 －－－设置CS1 setmem 0xffe00008，0x0300253d，32 －－－设置CS2 setmem 0xffe0000C，0x0400253d，32 －－－设置CS3 setmem 0xffe00020，1，32 －－－Remap 如果要在ADW（SDT带的DEBUG）中使用，则要改为： let 0xfffff124=0xFFFFFFFF －－－关闭所有中断