时序逻辑电路设计
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
时序逻辑电路设计
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
时序逻辑电路设计原则
时序逻辑电路设计原则时序逻辑电路是数字电路的一种重要类型，广泛应用于计算机、通信、自动化等领域。
时序逻辑电路的设计质量直接影响着电路的可靠性和性能。
为了确保时序逻辑电路的正确性和高效性，设计时需要遵循一些基本原则。
一、时序逻辑电路概述时序逻辑电路是基于时钟信号进行运算和控制的电路，其输出信号的状态取决于输入信号和时钟脉冲的到达时间。
时序逻辑电路包括寄存器、触发器、计数器、时钟分频器等。
二、正确设计时序逻辑电路的原则1. 合理设置时钟信号：时序逻辑电路的运行是基于时钟信号的控制，时钟信号的频率和占空比需要合理设置。
频率过高会导致电路响应不及时，频率过低会导致电路性能下降。
2. 考虑时钟延迟：时钟信号在电路中传输需要一定的时间，这个过程称为时钟延迟。
在设计时需要考虑时钟延迟对电路性能的影响，合理控制时钟延迟的范围。
3. 确定最长延迟路径：在时序逻辑电路中，存在一条延迟最长的信号传输路径，称为最长延迟路径。
在设计时需要重点考虑最长延迟路径，以确保电路的时序正确。
4. 避免冒险现象：冒险是指在时序逻辑电路中出现不确定的状态转换现象，会导致电路输出结果不可靠。
在设计时需要采取合适的技术措施来避免冒险现象的发生。
5. 使用同步触发器：同步触发器能够根据时钟信号同步进行状态转换，减少电路中的不确定性。
在设计时应优先选择使用同步触发器。
6. 划分模块边界：为了提高电路的可维护性和可扩展性，设计时应合理划分模块边界。
每个模块负责特定的功能，使用接口进行通信，降低模块之间的耦合度。
7. 采用流水线技术：流水线是一种将复杂任务划分为多个子任务并行执行的技术。
在设计时可以采用流水线技术提高时序逻辑电路的运行速度。
8. 进行时序分析：在设计结束后，需要进行时序分析来验证设计的正确性。
通过时序分析可以检查电路运行时的时间序列，确定电路的性能和正确性。
三、时序逻辑电路设计实例以设计一个基本的时序逻辑电路为例，假设要设计一个计数器，能够实现从0到9的循环计数功能。
数字电路与逻辑设计第5章时序逻辑电路
(b) 74194构成扭环形计数器
Q and A Q ：电路是否具备自启动特性？请检验。
77
➢ 检验扭环形计数器的自启动特性
模值M＝2n=2×4=8 状态利用率稍高；环 形计数器和扭环形计 数器都具有移存型的 状态变化规律，但它 们都不具有自启动性
10
分析工具 常见电路
状态转移真值表 状态方程 状态转移图 时序图
数码寄存器 移位寄存器 同步计数器 异步计数器
11
5.2.1 时序逻辑电路的分析步骤
12
例1:分析图示时序逻辑电路
解 ➢ 1. 写激励方程:
13
➢ 2. 写状态方程和输出方程:
根据JK触发器特性方程：Qn1 J Qn K Qn
LD
置入控制输入
CP
时钟输入
CR
异步清0输入
CTT ，CTP 计数控制输入
输出端子
Q0～Q3 数据输出
CO
进位输出
CO
Q3n
Q
n 2
Q1n
Q0n
26
➢ 功能表:
27
2.十进制同步计数器（异步清除）74160
➢ 逻辑符号: ➢ 功能表:
CO Q3n Q0n
28
3.4位二进制同步计数器（同步清除）74163
51
1.二-五-十进制异步计数器7490
52
CT7490： 2-5-10进制异步计数器
4个触发器（CP1独立触发FF0实现二分频，
CP2独立触发FF1、FF2、FF3构成的五分频计数器）
异步清0输入 R01、 R02
异步置9输入 S91、S92
可实现 8421BCD 和 5421BCD计数
时序逻辑电路的设计与实现
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
时序逻辑电路的基本设计步骤
时序逻辑电路的基本设计步骤时序逻辑电路是数字电路的重要组成部分，它根据时钟信号的变化控制不同的输出状态。
时序逻辑电路的设计需要遵循一定的步骤，下面将介绍时序逻辑电路的基本设计步骤。
一、确定电路功能首先需要明确电路的功能，即输入和输出之间的关系。
这一步需要明确输入信号的种类和电路对输入信号的处理方式，以及输出信号的种类和电路对输出信号的生成方式。
二、建立状态转移图状态转移图是描述电路状态变化的图形化表示，它包括状态和状态之间的转移关系。
在建立状态转移图时，需要明确每个状态的含义和状态之间的转移关系，以便后续的电路设计。
三、建立状态表状态表是状态转移图的一种表格形式，它列出了所有可能的输入和输出组合以及对应的状态转移关系。
在建立状态表时，需要根据输入信号和状态转移图确定每个状态的输入、输出和转移条件。
四、设计电路逻辑方程在确定了状态表后，需要根据状态表设计电路的逻辑方程。
逻辑方程是根据输入信号、状态和输出信号之间的关系描述电路行为的数学表达式。
可以使用布尔代数等数学工具来设计电路的逻辑方程。
五、选择适当的电路元件根据电路的逻辑方程和输入输出的特性，需要选择适当的电路元件来实现电路功能。
常用的电路元件包括门电路、触发器、计数器等。
六、进行电路实现在选择了适当的电路元件后，需要进行电路实现。
电路实现可以使用数字集成电路或可编程逻辑器件等。
需要根据电路的逻辑方程和输入输出特性来进行电路的布线和连接。
七、进行电路测试在完成电路实现后，需要进行电路测试。
电路测试可以通过模拟测试或实际测试来进行。
在测试过程中需要检查输入输出是否符合电路设计要求，并对可能存在的故障进行排除。
八、进行电路优化在进行电路测试后，需要对电路进行优化。
电路优化可以通过简化逻辑方程、减少电路元件数量等方式来实现。
优化后的电路可以提高电路的性能和可靠性。
以上是时序逻辑电路的基本设计步骤。
在进行时序逻辑电路的设计时，需要按照以上步骤进行，以确保电路的正确性和可靠性。
时序逻辑电路的设计步骤
时序逻辑电路的设计步骤介绍时序逻辑电路是计算机和电子设备中非常重要的一部分。
它能够根据不同输入信号的时序变化来控制设备的输出。
本文将详细介绍时序逻辑电路的设计步骤，帮助读者了解如何设计和实现一个有效的时序逻辑电路。
设计步骤1. 确定设计需求在开始设计时序逻辑电路之前，我们需要明确设计的需求和目标。
这包括了所需的输入信号类型、输出信号的功能和时序要求等。
明确了设计需求后，我们才能有针对性地进行后续的设计和实现。
2. 分析输入信号和逻辑功能接下来，我们需要对输入信号进行分析，并确定所需的逻辑功能。
这包括了对输入信号的电平变化的分析，以及逻辑门的使用和组合。
通常情况下，我们会使用与门、或门、非门等基本逻辑门，并通过它们的组合来实现所需的逻辑功能。
3. 确定时钟信号时序逻辑电路中最重要的部分就是时钟信号。
时钟信号用于同步电路的操作，保证各个部件按照正确的时序进行工作。
在设计过程中，我们需要确定时钟信号的频率、占空比等参数，并确保时钟信号与设计需求相匹配。
4. 设计状态机时序逻辑电路中常常使用状态机来实现复杂的逻辑功能。
在设计状态机时，我们需要确定状态数和状态转换的条件，并通过状态转换表或状态转换图来描述状态机的工作方式。
同时，我们还需要确定状态机的时序要求，确保状态机能够按照正确的时序进行状态转换。
5. 选择适当的触发器触发器是实现状态机的关键组件。
在选择触发器时，我们需要考虑触发器的类型、时序特性等。
常见的触发器包括RS触发器、D触发器、JK触发器等。
根据设计需求和时序要求，选择适当的触发器来实现所需的功能。
6. 进行综合和优化在完成逻辑设计之后，我们需要进行综合和优化，以便得到更好的电路性能。
综合是指将逻辑设计转化为实际的电路结构，优化则是通过改变电路结构或使用更高效的逻辑门来提高电路性能。
综合和优化的过程可以使用专业的电路设计软件或工具进行。
7. 进行布局和布线完成综合和优化后，我们还需要进行布局和布线。
时序逻辑电路的设计与时序分析方法
时序逻辑电路的设计与时序分析方法时序逻辑电路是数字电路中的一种重要类型，用于处理按时间顺序发生的事件。
它在各种电子设备中被广泛应用，例如计算机、通信设备等。
本文将介绍时序逻辑电路的设计原理和常用的时序分析方法。
一、时序逻辑电路的设计原理时序逻辑电路是根据输入信号的状态和时钟信号的边沿来确定输出信号的状态。
它的设计原理包括以下几个方面：1. 状态转移：时序逻辑电路的状态是通过状态转移实现的。
状态转移可以使用触发器实现，触发器是一种存储元件，能够存储和改变信号的状态。
常见的触发器有D触发器、JK触发器等。
2. 时钟信号：时序逻辑电路中的时钟信号是控制状态转移的重要信号。
时钟信号通常为周期性的方波信号，它的上升沿或下降沿触发状态转移操作。
3. 同步与异步：时序逻辑电路可以是同步的或异步的。
同步电路通过时钟信号进行状态转移，多个状态转移操作在同一时钟周期内完成。
异步电路不需要时钟信号，根据输入信号的状态直接进行状态转移。
二、时序分析方法时序分析是对时序逻辑电路的功能和性能进行分析的过程，它可以帮助设计人员检查和验证电路的正确性和可靠性。
以下是几种常用的时序分析方法：1. 序时关系图：序时关系图是一种图形表示方法，它直观地显示了输入信号和输出信号之间的时间关系。
通过分析序时关系图，可以确定电路的特性，例如最小延迟时间、最大延迟时间等。
2. 状态表和状态图：状态表是对时序逻辑电路状态转移过程的描述表格，其中包括当前状态、输入信号和下一个状态的对应关系。
状态图是对状态表的图形化表示，用图形的方式展示状态和状态转移之间的关系。
3. 时钟周期分析：时钟周期分析是对时序逻辑电路的时钟频率和时钟周期进行分析，以确保电路能够在规定的时钟周期内完成状态转移操作。
常用的时钟周期分析方法包括最小周期分析和最大频率分析。
4. 时序仿真：时序仿真是通过计算机模拟时序逻辑电路的行为来验证电路的功能和性能。
通过输入不同的信号序列，可以观察和分析电路的输出响应，以判断电路设计是否正确。
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时序逻辑电路的设计
一、实验目的
1. 熟悉集成计数器的逻辑功能和各控制端的作用。
2. 掌握计数器的使用方法。
3. 掌握任意进制计数器的设计方法。
4. 了解8421BCD和5421BCD的编码规则。
二、实验器材
集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管
三、实验任务及要求
1. 设计要求
（1）用1片74LS90和1片与非门设计一个5进制计数器。
（2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。
2.实验内容
（1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。
（2）组装所设计的时序逻辑电路，并验证其功能是否正确。
提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。
CP接实验箱上的可调连续脉冲。
四、实验原理
1. 74LS90的逻辑功能
74LS90是二－五－十进制异步计数器。
（1）R9(1)=R9(2)=“1”，Q3Q2Q1Q0=1001，置9；
（2）R0(1)=R0(2)=“1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000,置0；
（3）计数脉冲由CP0端输入，输出由Q0端引出，即得二进制计数器；
（4）计数脉冲由CP1端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器；（5）将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器；
2. 时序逻辑电路的基本设计方法
Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；
Step 3：根据状态转换表，分离出各触发器输出量Q
0~Q
m
（m=1、2、3…）、输出
变量Y的卡诺图并化简，得到各个触发器的状态方程；
Step 4：选用恰当的触发器（一般选用JK触发器），通过将每个触发器的输出量Q
i
变形并与所选触发器的特征方程比对，得到各触发器的控制函数；
Step 5：画电路图。
根据选用的各个触发器的控制函数及输出函数，借助逻辑门电路连接电路图；
Step 6：根据状态转换图，判断所设计的电路能否自启动。
五、实验电路
（1）设计一个5进制计数器
利用74LS90自带的5进制计数器，即可设计一个5进制计数器
（2）设计一个四十以内（十以上）的任意进制计数器。
这是一个25（5*5）进制计数器
使用两片74LS90，两片都实现五进制，再将两片进行级联即可，设计一个25进制计数器
六、总结调试过程所遇到的问题及解决方法
问题（1）
74LS90的五进制输出8,9端无法跳变，只有11端能正常跳变
解决方法
经老师提醒，我更换了新的芯片，把芯片安装在不同的位置，均出现上述结果，最后更换了已完成实验的同学所使用的实验箱，才有正常的五进制输出
问题（2）
连接25进制计数器时，发现显示进位的数码管无法显示
解决方法
我使用实验箱上的高低电平测试端，测试发现芯片的VCC输入端没有信号，因此可以确定导线断路，更换导线后数码管能正常显示
问题（3）
我在测试高低电平以及帮助其他同学时，发现导线之间接触不良现象频繁发生解决方法
实验室当中的仪器使用时间过长，学生应当设计一个较为简单的电路，以便减少仪器问题和方便检测电路故障
七、思考题
1. 还可采用哪些中规模数字逻辑器件实现实验要求的任意进制计数器？画出逻辑电路图并说明原理。
任意进制计数器设计方案一：采用反馈置数法来设计任意进制计数器此方法适用于某些具有预置数的计数器，它是采用预置数控制端LOAD来实现。
对于74LS160属于同步式预置数的计数器来说，当LOAD出现有效电平低电平后待下一个时钟脉冲信号到来后计数器输出端的状态Q3Q2Q1Q0=D3D2D1D0.使其跳过某些状态来设计任意进制计数器。
下面就以74LS160为例，用并行置数法设计23进制计数器，其中预置数端D3D2D1D0可以置零，也可以置十以内的任意四位二进制数。
那么此电路在其置数时十位和个位的D3D2D1D0置入（01100110）8421BCD码=（66）10，而反馈代码十位和个位为（10001000）
8421BCD码=（88）10，相当于十进制数的88.由此分析可得到计数器的模为（88-66）+1=23，故计数器为23进制计数器，其设计电路图如图5所示。
由此可以得到置数法的设计要点为：反馈代码转换成的十进制数-预置数端的代码转换成的十进制数+1=所设计的计数器的模。
任意进制计数器设计方案二：任意进制计数器M小于N的情况
假定已有的是N进制计数器，需要得到的是M进制计数器。
这时就有M小于N和M 大于N两种情况。
例题为用74LS192设计一个八进制计数器：
在N进制的计数器的计数顺序中，使计数器的计数状态跳过N-M的状态，就可以得到M进制计数器，如例，74LS192是一个十进制计数器，如想得到八进制计数器，输出状态QAQBQCQD需要从0000―1110状态，跳过0001及1001这两个状态。
实现跳跃的方法有置零法和置数法这两个方法。
置零法的方式为在输入第M个计数脉冲CP后，利用计数器当前的输出状态SM进行译码产生清零信号加到清零端上，使计数器清零，即实现了M进制计数器。
在计数器的有效循环中不包括状态SM，所以状态SM只在极短的时间内出现称为过渡状态。
对于本例题来说，在输入第八个时钟脉冲后，当前的输出状态QAQBQCQD为0001，通过计数器输出端QD的高电平信号给CLR清零端，将计数器置零，回到0000状态。
根据以上原理设计出的逻辑图如下图所示。
任意进制计数器设计方案三：任意进制计数器M大于N的情况
例题为用74LS192设计一个24进制的计数器。
设计任意进制计数器M大于N的情况时必须要使用两个以上的N进制集成电路进行组合来完成M进制计数器的设计，各个集成电路之间的连接方式可分为串行进位，并行进位，整体置零，整体置数等几种方法。
整体置零法就是将两片N进制计数器级联成大于M进制的计数器，然后在计数器输出到达M状态时，通过输出状态译码出清零信号同时送达两个计数器的清零端，使两个计数器同时清零，从而实现M进制，此方法类似于M小于N的置零法原理。
对于74LS192来说，就是在两片集成计数器输出端QAQBQCQD到达0010（第一片低位）0100（第二片高位）状态时，译出清零信号同时送到两个计数器的清零端。
根据以上设计原理设计出下面的逻辑电路图。
整体置数法的工作原理等同于M小于N的置数法原理，首先就是将两片N进制计数器联成大于M进制的计数器，然后选定所设计的M进制状态，译码出置数端的有效工作信号，使N进制计数器置入置数输入端规定的信号，跳过剩余的不用的状态，从而实现M进制。
用整体置数法使两片74LS192完成24进制的设计方法可以参考M小于N的置数法以及以上的设计例题。
2. 给出用74LS161实现20进制（输出能用七段数码管显示00 ~ 19）计数器的电路图。
U1为低位片（十进制计数器），U5为高位片（二进制计数器）。
U1有从“0000”到“1001”十个状态，下一个状态“1010”通过与非门U2使CLR为低电平，此时U1清零。
通过两片74LS161同步式连接，使得U5中的ENT、ENP为高电平，在下一个脉冲到来时，开始计数。
U5有从“0000”到“0001”两个状态，下一个状态“0010”通过与非门U6，使得U5的CLR为低电平，U5清零。
U1每10个状态，U5有1个状态。
所以数码管从00开始计数，显示19后，又从00重新开始。
仿真结果显示：由于高位片是异步置零，数码管会先显示20，再显示00。
仿真结果：由于使用同步置零方法，数码管没有显示20
下面是最终的20进制（输出能用七段数码管显示00 ~ 19）计数器的电路图。