第五章触发器

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ห้องสมุดไป่ตู้ Q1
0Q
&
&
RS
Q
01
0
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。
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Q 10
01 Q
&
&
RS 01 10 11
Q 0 1 不变
特性表（真值表）
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1
Qn1
功能
不用不允许
不用
0 Qn1 0
0
置0
1 Qn1 1
1
置1
0 Qn1 Qn
1
保持
的次新态的：稳触定发状器态接。收
输入信号之后所处
11
次态Qn+1的卡诺图
S Qn
CP
S
有效翻转空翻
由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号，所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能
路
组
Q
Q
Q
Q
成
和
&
逻
&
S
R
辑
符
S
R
S
R
号
(a) 逻辑图
(b) 逻辑符号
信号输入端，低电平有效。
5
工作原理
Q
Q
0
1
RS

第五章触发器Flip-Flops触发器具有记忆功能的基本逻辑

特征方程 Q* =S+R’Q
CLK=1
约束条件 RS=0 Q* = Q CLK=0 在S=R=1时，CP↓0，输出状态不确定。
简化真值表 S R 0 0 1 1 0 1 0 1 Q* Q 0 1 1*
输出波形
异步置位端S’D、异步复位端R’D，置0、置1 不受CLK 、S 、R影响，预置成指定的状态。
主从J-K触发器的一次翻转问题： 0 主触发器在CLK=1期间随J、 0 K输入变化。从触发器的输出Q、Q’反馈到J、K端， 0 1 0
1
0
1 1 由于Q、Q’在CLK=1期间不变，所以J、K变化只能引起主触发器的一次翻转。
多输入端的主从JK触发器符号
J K
0 0 1 1 0 1 0 1
Q*
特性表、真值表（Truth table）
S’D R’D Q Q*
0
S’D =0，R’D =1时Q*=1，置1信号，与Q无关。 S’D =1，R’D =0时Q*=0，置0信号，与Q无关。置1端set，清0端、复位端Reset。 S’D =1，R’D =1时Q*= Q。 S’D =0，R’D =0时Q*=1*，不确定。 S’D，R’D不能同时为0，约束条件S’D + R’D =1
D触发器 The Gated D Latch
D 0 1 Q* 0 1
CP=0 Q保持不变 CP=1 Q* =D
5.3 脉冲触发的主从RS触发器 The Master-slave R-S Flip-Flops
G1--G4门从触发器， G5—G8门主触发器， CLK=1，G3、G4封锁， G7、G8打开，主触发器翻转，从触发器保持不变。 CLK↓=0，G7、G8封锁， S、R输入变化不会引起主触发器状态变化，G3、G4打开，从触发器按照主触发器相同状态翻转。在CLK↓，从触发器只变化一次。真值表、特性方程、约束条件与钟控RS触发器一样。 CLK=1期间，主触发器状态随SR可以改变多次，从触发器只在CP↓下降沿时改变一次。已知CP、S和R的电压波形，初态为0，求Q和Q’的输出波形：

第5章--触发器-习题答案.docx

第五章触发器5.1画出如题图5.1所示的基本RS触发器输出端Q、Q的电压波形图。

宁和★的电压波形如图5.1(b) 所示。

解：波形如图:5.2或门组成的基本RS触发器电路如题图5.2(a)所示，己知S和R的波形如题图5.2(b)所示。

试画出Q、3的波形图。

设触发器的初态Q = 0。

题图解：波形如图：5.3题图5.3所示为一个防抖动输出开关电路。

当拨动开关K 时，由于开关接通瞬间发生振颤，R 和S 的波形如图中所示，请画出Q 和Q 端的对应波形。

解：波形如图: 5.4有一时钟RS 触发器如题图5.4所示，试画出它的输出端。

的波形。

初态Q =0-解：波形如图：(b题图(a) (b)题图5.45.5设具有异步端的主从JK 触发器的初始状态Q =0,输入波形如题图5.5所示，试画出输出端Q 的波形。

CLKk题图5.5解：波形如图:CLK5.6设题图5.6的初始状态为0 21 Qo =000,在脉冲CLK 作用下，画出0、0、0的波形（所用器件都是CD4013）o S D 、R D 分别是CD4013高电平有效的异步置1端，置。

端。

题图5.6解：波形如图:I II I I II I I I(-1__L-. I I --I_L-I I —I__L-1 1 1 1 1 1 0 1 1 1 Illi 1 -J_L- 1 Illi Illi —r i i H — i i i 1(-J__L- 1 1 1 1 1 1 -Hi i /III K I 1 1 1 1 1 1 1 1 o : | | IIII IIII i -i―i - i IIII i i i U_ i i i i i ii -i —i — i i i i i i t; ; 1 1 1 1 1 01 I IIII i [ i i i i —i i—i i ii i.1 1」 1 1 1 IIII IIII IIII1 1 11 1 1 1 1 1 oljiiii i i i i iiiii i ! i i i , 1 1 1——1tnmjwwi.,r -: ~: ~: : ~: ~: ~: ~: ~: ~: ~: ~: ~: ~~: ~: t5.7设题图5.7电路两触发器初态均为0,试画出0、0波形图。

数字电路：第五章触发器-1

图 5.2.5 或非门基本SRFF
15
2.逻辑功能的表示方法 (1)状态转移表（特性表）
表 5.2.4 或非门基本触发器的状态转移表
SD
RD
Qn
Q n1
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
×
1
1
1
×
16
(2)次态方程 Qn+1 = SD + RDQn SD·RD = 0 (约束条件)
17
第三节钟控电位触发器（钟控触发器）
激励输入（数据输入）；时钟脉冲(CP Clock Pulse)输入、触发输入、控制输入；
一、钟控SRFF(SR锁存器)
1.电路构成
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Q
G1 & SD G3 &
Q
& G2 RD
& G4
Q
Q
S
CP
R
(a) 逻辑图
S CP R
(b) 曾用符号
图 5.3.1 钟控SRFF
3
2. 按实现的逻辑功能 (1) SRFF (2) DFF (3) JKFF (4) TFF (5) T′FF
4
第二节基本SRFF(SDRDFF)
一、与非门构成的基本SRFF
1.电路构成
Q
Q
SD、RD ：输入端。直接置1(或0)端；
G1 &
& G2
直接置位(或复位)端；数据输入端；激励输入端；

[工程科技]触发器第5章

叉连接构成。例如由两个与非门构成的RS触发器：
Q
Q
正常情况下，两个输出
端子应保持互非状态。
门& 1
& 门2
一对互非的
R 输入端子 S
字触母发上器面的两个稳定状态：
横杠表示
输低出电端平有Q效=1时，触发器为1态；输出端Q=0时，触发器处0态。
触发器
数字电路及逻辑设计
2. 基本RS触发器的工作原理
Q1
(1) 真值表
R S Qn
000 001 010 011 100 101 110 111
Q n+1
禁止态禁止态 “置0” “置0” “置1” “置1” 0 保持 1 保持
功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。
触发器
数字电路及逻辑设计
门& 1
0 R
有0出1
Q 01 1 触发器现态Qn=1，R=0, S=1 次态Q n+1=0, Q n+1=1
& 门2 1
1 S
全1出0
触发器状态由1变为0，翻转功能！
触发器现态Qn=0，R=0, S=1
次态Q n+1=0, Q n+1=1
触发器状态不变，保持功能！
归纳：基本的RS触发器的两个与非门通过反馈线交叉组合在一起。只要两个输入端状态不同且输入端R=0，无论输出现态如何，次态总是为0，因此通常把R称作清零端。
触发器
数字电路及逻辑设计
2. 基本RS触发器的工作原理
Q1
Q 10 4 触发器现态Qn=0，R=0, S=0
次态Q n+1=1, Q n+1=1

脉冲与数字电路第五章触发器

D=J/Qn +/KQn
5、边沿触发器（ET FF）（续7）
2〉JK触发器转换为D触发器 D触发器和JK触发器的输出与输入的关系可以用下表表示（即激励表）：
根据上表可写出JK与D、Q的关系：J=D、K=/D。
5、边沿触发器（ET FF）（续8） 1、按键去抖动（消颤）； 2、开机置位； 3、异步脉冲同步化；
4、主从触发器（MS FF）（续3）
3>带数据锁存的主从JK触发器：
4、主从触发器（MS FF）（续4）
时序图：
5、边沿触发器（ET FF）
1、主从JK触发器去缺点：在CP=1时，要求JK信号保持不变。存在的一次变化问题，能接收干扰信号并记忆下来，造成误码。解决办法是减小CP=1的时间，可能造成状态翻转不稳定。 2、边沿触发器优点：利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 3、常见的边沿触发器有：维持阻塞型、传输迟延实现的边沿触发器、CMOS 的边沿触发器，随着CMOS器件的广泛使用，今后大部分是采用CMOS边沿触发器。
5、边沿触发器（ET FF）（续1）
4、边沿D触发器：
5、边沿触发器（ET FF）（续2）
5、边沿JK触发器:
5、边沿触发器（ET FF）（续3）
6、T触发器（T FF）：
*翻转触发器（1位二进制计数器）
5、边沿触发器（ET FF）（续4）
7、多能触发器：
5、边沿触发器（ET FF）（续5）
8、触发器逻辑功能转换在集成触发器中，使用较广的主要是D触发器和JK 触发器，有时需要将一种类型的触发器转换为其它类型的触发器。不同触发器的相互转换的模型可描述为：

真值表。 2．根据真值表,写出输出逻辑函数表达式。 3．对输出逻辑函数进行化简。用公式法或卡诺图法都可以。 4．根据最简输出逻辑函数表达式，画逻辑电路图。注意根据已有门电路的形式将最简输出逻辑函数表达式转化为最简与一或表达式、与非表达式、或非表达式、与或非表达式中的一种。二、设计举例 1．单输出组合逻辑电路的设计［例 1］设计一个 A、B、C 三人表决电路。当表决某个提案时，多数人同意，提案通过，同时 A 具有否决权。解：设计步骤（1）真值表（2）根据真值表列出表达式（3）化简得到最简输出逻辑函数（4）画逻辑图
= An ⊕ Bn ⊕ Cn−1
C n=
An BnCn −1 + An BnCn −1 + An Bn Cn −1 + An BnCn −1
= ( An
⊕ Bn )Cn−1 + An Bn
5．逻辑图，如下图 10－3 所示。
图 10-3 全加器逻辑图及逻辑符号三、多位加法器 1．含义：实现多位加法运算的电路，称为加法器。 2．进位方法： ⑴ 串行进位如图 10-4 所示为由 4 个全加器组成的 4 位串行进位的加法器。低位全加器输出的进位信号依次加到相邻高位全加器的进位输入端 CI。最低位的进位输入端 CI 接地。主要缺点：运算速度比较慢。优点：电路比较简单。
3 4 5
实施讲师讲解，学生提问，教师答疑 10 检查指导学生进行练习。 5 总结本项目主要是要学会组合逻辑电路的分析和设计方法，让学生学会一般组合逻辑电路的分析与设计。归纳整理知识点，作业： 1、第 4 章自我检查题：题 4.1： 1 5
6
作业
题 4.3： 5 ，6 2、第 4 章思考题与习题：题 4.1： 1 ，2 ，3 题 4.2 ：1 ，2 题 4.3 ：1

章触发器

Q n 1
× × 0 0 1 1 0 1
4．波形图
工作波形时序图
基本RS触发器的输入信号 R D S变D
化，都能直接改变输出的状态。
基本RS触发器称为直接置位、复位触发器。
5.3 同步触发器
• 要求触发器的翻转时刻受时钟脉冲CLK（ Clock）的控制，翻转的新状态由输入信号决定。
5.3.1 同步RS触发器
1．特性表描述它们之间逻辑关系的真值表称为触发器的特性表。
2．特性方程
Qn1 SD
R
SD D 1
RDQn (约束条件)
3．状态转换图两个圆圈表示触发器的两个稳定状态，箭头表示状态转换的方向，箭头旁的标注为转换条件。
R D SDQn
000 001 010 011 100 101 110 111
• RD=0，SD=1 ，Qn=11，Qn+1 =0，触发器置0。如果 RD=0 消失，由于Q端的反馈，电路仍为0状态。
• RD=1，SD=0，Qn=10，Qn+1 =1，触发器置1。如果SD=0
消失，由于Q端的反馈，电路仍为1状态。
S置D 位端（Set）置1输入端，
•
R
复位端（Reset）置0输入端，低电平有效输入信号
R、S高电平置位，CLK高电平有效
2．逻辑功能特性（1）特性表 CLK=1的特性表（2）特性方程同步RS触发器的特性方程
Qn1 S RQn
RS 0
(约束条件)
约束条件RS=0，R与S不能同时为1。
（3）状态转换图
CLK=1时，同步RS触发器的状态转换由R 和S的输入状态决定。
（4）波形图
（2）特性方程
CLK=1，SD JQ , RD 代K入Q基本RS触发器方程

第五章 触发器