计算机组成第6章_2
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计算机组成原理第六章课件白中英版
16÷（4×0.2×10-6）bps＝20×106 bps＝2.5 MB/S
66MHz的Pentium，基本非流水线总线周期
64÷2×66×106 bps＝264 MB/S
66MHz的Pentium，2-1-1-1猝发读周期
32÷5×66×106 B/S＝422.4 MB/S
【例1】(1)某总线在一个总线周期中并行传送4个字 节的数据，假设一个总线周期等于一个总线时钟周期， 总线时钟频率为33MHz，则总线带宽是多少?
STROBE*（选通）信号
•输出低有效，才能使打印机接收数据
ACK*（响应）信号
•打印机接收数据结束回送负脉冲响应信号
BUSY（忙状态）信号
•打印机忙于处理接收到的数据，不能接收新的数据
6.3.3 总线数据传送模式
读数据传送：数据由从设备到主设备 写数据传送：数据由主设备到从设备 猝发传送（数据块传送）
演示
每个数据位都需要单独一条传输线。二进制数 “0”或“1”在不同的线上同时进行传送
串行通信
串行通信：将数据分解成二进制位用一条信号 线，一位一位顺序传送的方式
串行通信的优势：用于通信的线路少，因而在 远距离通信时可以极大地降低成本
通信协议（通信规程）：收发双方共同遵守
解决传送速率、信息格式、位同步、字符同步、 数据校验等问题
发送8位数据：59H＝01011001B，偶校验、两个停止位
6.3.1 总线的仲裁
主设备(Master)：控制总线完成数据传输 从设备(Slave)：被动实现数据交换 总线仲裁：决定当前控制总线的主设备
•集中仲裁：中央仲裁器负责 •分布仲裁：比较各个主设备仲裁号决定
某一时刻，只能有一个主设备控制总线， 其它设备此时可以作为从设备
66MHz的Pentium，基本非流水线总线周期
64÷2×66×106 bps＝264 MB/S
66MHz的Pentium，2-1-1-1猝发读周期
32÷5×66×106 B/S＝422.4 MB/S
【例1】(1)某总线在一个总线周期中并行传送4个字 节的数据，假设一个总线周期等于一个总线时钟周期， 总线时钟频率为33MHz，则总线带宽是多少?
STROBE*（选通）信号
•输出低有效，才能使打印机接收数据
ACK*（响应）信号
•打印机接收数据结束回送负脉冲响应信号
BUSY（忙状态）信号
•打印机忙于处理接收到的数据，不能接收新的数据
6.3.3 总线数据传送模式
读数据传送：数据由从设备到主设备 写数据传送：数据由主设备到从设备 猝发传送（数据块传送）
演示
每个数据位都需要单独一条传输线。二进制数 “0”或“1”在不同的线上同时进行传送
串行通信
串行通信：将数据分解成二进制位用一条信号 线，一位一位顺序传送的方式
串行通信的优势：用于通信的线路少，因而在 远距离通信时可以极大地降低成本
通信协议（通信规程）：收发双方共同遵守
解决传送速率、信息格式、位同步、字符同步、 数据校验等问题
发送8位数据：59H＝01011001B，偶校验、两个停止位
6.3.1 总线的仲裁
主设备(Master)：控制总线完成数据传输 从设备(Slave)：被动实现数据交换 总线仲裁：决定当前控制总线的主设备
•集中仲裁：中央仲裁器负责 •分布仲裁：比较各个主设备仲裁号决定
某一时刻，只能有一个主设备控制总线， 其它设备此时可以作为从设备
第6章计算机网络知识
大学计算机基础
各层次最主要功能归纳
应用层——与用户应用进程的接口，即相当于“做什么？ ” 表示层——数据格式的转换，即相当于“对方看起来像什 么？” 会话层——会话的管理与数据传输的同步，即相当于“轮 到谁讲话和从何处讲？” 传输层——从端到端经网络透明的传送报文，即相当于“ 对方在何处？” 网络层——分组交换和路由选择，即相当于“走哪条路可 到达该处？” 数据链路层——在链路上无差错的传送帧，即相当于“每 一步该怎么走？” 物理层——将比特流送到物理媒体上传送，即相当于“对 上一层的每一步应该怎样利用物理媒体？”
大学计算机基础
网络传输介质与网络设备
4．无线传输介质 无线通信介质中的红外线、激光、微波或其他无 线电波由于不需要任何物理介质，非常适用于特殊场 合。它们的通信频率都很高，理论上都可以承担很高 的数据传输速率。 （1）无线电短波通信 （2）微波传输 （3）红外线
大学计算机基础
网络传输介质与网络设备
6.1.4 计算机网络的拓扑结构
1.总线型结构 在总线型拓扑结构中，局域网的各结点都连接 到一条单一连续的物理线路上，如图2-2所示。网上 任何一个结点的信息都可以沿着总线向两个方向传 输扩散，并且能被总线中任何一个结点所接受。
大学计算机基础
计算机网络拓扑结构的优缺点
优点： 结构简单灵活 方便设备扩充 网络速度很快 设备量较少 价格低廉 安装方便 共享资源能力强 便于广播式工作 缺点： 对线路故障敏感 只能有一个节 点来发送数据 线路上任何一处 故障会导致整个 网络的瘫痪
大学计算机基础
计算机网络系统的组成
6.1 计算机网络系统组成 6.1.1 计算机网络
计算机网络是利用网络设备和通讯线路把分布在 不同地理位置的多台计算机系统连接起来，运行网络 系统软件,实现网络资源共享的通信的系统。
计算机原理 第六章输入输出系统
1
2
3
为保证总线所传输的信息的有效性，总线 信息应具有单一性：在同一时刻至多只能有一 个部件向总线发送信息，但可以有多个部件同 时接收总线信息。
1. 总线电路： 输出挂在总线上的部件需通过“总线电路” 向总线发送信息。
总线电路由三态输出器件（TSL器件）承担。 input TSL control output
1. ISA总线：用于IBM PC/XT 微机系统，(8086)，一共６２根信号线， 其中２０根地址线，８根数据线，４个读写信号，６个中断请求线，３ 路ＤＭＡ请求，还包括时钟、电源线和地等，总线带宽 8.33 MB/s。
２．EISA总线 （80386）， 数据线扩展到了３２位，带宽达到了33.3MB/s。 3. PCI总线：（Peripheral component interconnection）（外围部 件互连） 总线频率为33 MHZ→66MHZ→133MHZ, 可以直接连接高速外部 设备。 同步时序总线，对地址信号和数据信号分时复用， 64根线，采用集中式的总线仲裁方式。 ４．AGP总线（加速图形接口总线） AGP总线把主存和显存连接起来，不再走PCI总线。 ５．USB总线（通用串行总线）主要用于连接低速输入输出设备。 带宽为1.5MB/s。
3. 控制总线CB（Control Bus） 控制总线用来传送各类控制/状态信号。
包括I/O读写命令，MEMR/W存储器读写命令，应答信号，总线请求与 总线使用信号，复位信号，时钟信号等。
4. 电源线
许多总线标准中都包含了电源线的定义，主要有+5V逻辑电源；GND逻 辑电源地；-5V辅助电源；±12V辅助电源。
２．计数器查询方式
在计数器查询方式中，总线上的任一设备申请使用总线时，通过 BR线发出总线请求。
计算机组成原理习题答案第六章
１．如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事。
存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。
寄存器属于CPU 的一部分，访问寄存器的速度很快。
２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。
存储系统是由几个容量、速度和价存储系统和结构各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。
把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。
由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。
３．什么是半导体存储器？它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。
半导体存储器具有容量大、速度快、体积小、可靠性高等特点。
半导体随机存储器存储的信息会因为断电而丢失。
４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。
DRAM 记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。
５．动态RAM 为什么要刷新？一般有几种刷新方式？各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。
常见的刷新方式有集中式、分散式和异步式３种。
集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。
分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。
计算机组成原理第6章
5. 中断控制 CPU 除了执行程序外,还需要具备对突发事件的处理能 力。例如,运算器出现了结果溢出、某个部件出现了异常情 况、设备需要实时的数据服务等,这就需要 CPU 中断正在处 理的程序,并对这些突发事件进行响应,以保证计算机的正常 运转,这个能力称为中断处理能力。 总体来说,一条指令的执行过程就是在控制器的控制下, 先从内存中取出指令,然后对指令进行译码,在时序发生器和 控制器的控制下,在正确的时间发出指定部件的控制信号,保 证各部件能够执行正确的动作,从而保证该指令功能的实现。
第6章中央处理器
图 6－6 指令周期与 CPU 周期的包含关系
第6章中央处理器
6. 1. 4 指令执行流程 指令的执行是从取指周期开始的。取指周期主要完成从
内存取出要执行的指令,并使指针指向下一条指令,即 PC=PC+ “ 1 ”,这里的“ 1 ”表示当前这条指令的实际字长。 取指完成后,对指令进行译码,再转入具体的指令执行过程。 指令在执行过程中如果采用间接寻址方式,还需要增加间址 周期,如图 6－5 所示。
第6章中央处理器
3. 时序控制 每一条指令在执行的过程中,必须在规定的时间给出各 部件所需操作控制的信号,才能保证指令功能的正确执行。 因此,时序控制就是定时地给出各种操作信号,使计算机系统 有条不紊地执行程序。 4. 数据加工 数据加工是指对数据进行算术运算、逻辑运算或其他处 理。
第6章中央处理器
第6章中央处理器
图 6－7 所示是一个采用总线结构将运算器、寄存器连 接起来的控制器内部数据通路。其各部件与内部总线 IBUS 和系统总线 ABUS 、 DBUS 的连接方式如图中所示,图中的 “ o ”为控制门,在相应控制信号(信号名称标在“o ”上)的控 制下打开,建立各部件之间的连接。GR 是通用寄存器组, X 和 Z 是两个暂存寄存器。
第6章中央处理器
图 6－6 指令周期与 CPU 周期的包含关系
第6章中央处理器
6. 1. 4 指令执行流程 指令的执行是从取指周期开始的。取指周期主要完成从
内存取出要执行的指令,并使指针指向下一条指令,即 PC=PC+ “ 1 ”,这里的“ 1 ”表示当前这条指令的实际字长。 取指完成后,对指令进行译码,再转入具体的指令执行过程。 指令在执行过程中如果采用间接寻址方式,还需要增加间址 周期,如图 6－5 所示。
第6章中央处理器
3. 时序控制 每一条指令在执行的过程中,必须在规定的时间给出各 部件所需操作控制的信号,才能保证指令功能的正确执行。 因此,时序控制就是定时地给出各种操作信号,使计算机系统 有条不紊地执行程序。 4. 数据加工 数据加工是指对数据进行算术运算、逻辑运算或其他处 理。
第6章中央处理器
第6章中央处理器
图 6－7 所示是一个采用总线结构将运算器、寄存器连 接起来的控制器内部数据通路。其各部件与内部总线 IBUS 和系统总线 ABUS 、 DBUS 的连接方式如图中所示,图中的 “ o ”为控制门,在相应控制信号(信号名称标在“o ”上)的控 制下打开,建立各部件之间的连接。GR 是通用寄存器组, X 和 Z 是两个暂存寄存器。
计算机组成原理第6版(白中英)第6章总线系统
6
2. 系统总线的标准化
PC中，系统总线布设在主板上。
为什么主板能支持很多厂家的显卡……？ 原因是，系统总线是按标准制作的。
总线标准规定总线的物理特性、功能特性、电气特性 和时间特性。
微机中的标准总线：ISA总线 (16位，8MB/s)、 EISA (32 位 ， 33.3MB/s) 总 线 、 VESA 总 线 (32 位 ， 132MB/s) 、 PCI总线(64位，100MB/s) PCI-Express 1.0总线(250MB/s) 。
15
6.1.5 总线结构实例
南北桥芯片将CPU总线、PCI总 线、ISA总线连成整体。桥芯片 起到了信号速度缓冲、电平转换、
控制协议的转换作用。
16
CPU总线
• 也称CPU-存储器总线，它是一个64位数据线和32
位地址线的同步总线。
PCI总线
• 用于连接高速的I/O设备模块，如图形显示卡适配
7
总线的主要参数
1.总线的带宽 （MB/s）
• 一定时间内总线上可传送的数据量
2.总线的位宽
• 总线能同时传送的数据位数。
即我们常说的32位、64位等总线宽度的概念。
3.总线的工作时钟频率 （MHz）
• 总线的时钟频率
f
1 T
1 时钟周期
8
总线带宽
总线传输数据的速度。单位：MB/s
[例6.1]：(1)某总线在一个总线周期中并行传送4个字节的数据，假 设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则 总线带宽是多少? (2)如果一个总线周期中并行传送64位数据，总线 时钟频率升为66MHz，则总线带宽是多少?
4
1. 总线的特性(续) 电气特性
2. 系统总线的标准化
PC中，系统总线布设在主板上。
为什么主板能支持很多厂家的显卡……？ 原因是，系统总线是按标准制作的。
总线标准规定总线的物理特性、功能特性、电气特性 和时间特性。
微机中的标准总线：ISA总线 (16位，8MB/s)、 EISA (32 位 ， 33.3MB/s) 总 线 、 VESA 总 线 (32 位 ， 132MB/s) 、 PCI总线(64位，100MB/s) PCI-Express 1.0总线(250MB/s) 。
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6.1.5 总线结构实例
南北桥芯片将CPU总线、PCI总 线、ISA总线连成整体。桥芯片 起到了信号速度缓冲、电平转换、
控制协议的转换作用。
16
CPU总线
• 也称CPU-存储器总线，它是一个64位数据线和32
位地址线的同步总线。
PCI总线
• 用于连接高速的I/O设备模块，如图形显示卡适配
7
总线的主要参数
1.总线的带宽 （MB/s）
• 一定时间内总线上可传送的数据量
2.总线的位宽
• 总线能同时传送的数据位数。
即我们常说的32位、64位等总线宽度的概念。
3.总线的工作时钟频率 （MHz）
• 总线的时钟频率
f
1 T
1 时钟周期
8
总线带宽
总线传输数据的速度。单位：MB/s
[例6.1]：(1)某总线在一个总线周期中并行传送4个字节的数据，假 设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则 总线带宽是多少? (2)如果一个总线周期中并行传送64位数据，总线 时钟频率升为66MHz，则总线带宽是多少?
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1. 总线的特性(续) 电气特性
计算机组成原理10-作业解析-第6章02
+ 9999 9999 9 + 0.0000 0000 01 - 0.0000 0000 01 - 9999 9999 9
最小正数
最大负数
最小负数
真
值
0 1111111 0.111…1 (23个1) 个 正+|最大阶码 正 + |最大尾数 （规格化） 最大阶码| 最大尾数| 规格化） 最大阶码 最大尾数 1 1111111 0.100…0 (22个0) 个 最大阶码| 最小尾数|（ 负+|最大阶码 正+|最小尾数 （规格化） 最大阶码 最小尾数 规格化） 1 1111111 1.100…0 (22个0) 个 最大阶码| 最小尾数|（ 负+|最大阶码 负+|最小尾数 （规格化） 最大阶码 最小尾数 规格化） 0 1111111 最大阶码| 正+|最大阶码 最大阶码 1.111…1 (23个1) 个 最大尾数| 规格化） 负 + |最大尾数 （规格化） 最大尾数
最小正数
最负数
最小负数
补 码
最大正数 最小正数 最大负数 最小负数 0 1111111 1 0000000 1 0000000 0 1111111 0.111…1 (23个1) （规格化） 规格化） 个 0.100…0 (22个0) （规格化） 规格化） 个 1.011…1 (22个1) （规格化） 规格化） 个 1.000…0 (23个0) （规格化） 规格化） 个 + (2-1) - (1)
2-5
），尾数 例：设浮点数字长32位，基数 ，阶码 位（含一位阶符），尾数 位（含一位尾符） 设浮点数字长 位 基数2，阶码8位 含一位阶符），尾数24位 含一位尾符） 若阶码与尾数同时采用原码 补码表示 原码或 表示， 尾数规格化， 若阶码与尾数同时采用原码或补码表示，且尾数规格化，分别写出对应的 最大正数、最小正数、最大负数、最小负数的机器数与十进制真值 的机器数与十进制真值。 最大正数、最小正数、最大负数、最小负数的机器数与十进制真值。
精品文档-计算机组成与系统结构(裘雪红)-第6章
第6章 中央处理器(CPU)
14
图 6.5 计数型节拍脉冲发生器(节拍数≤16)
第6章 中央处理器(CPU)
15
(2) CPU周期(机器周期)信号的产生。若干个节拍组成一个 CPU周期。CPU周期可以设计为定长与不定长两种。
第6章 中央处理器(CPU)
16
图 6.6 移位型节拍脉冲发生器(节拍数≤8)
第6章 中央处理器(CPU)
20
当连续的某些微操作动作不会相互干扰(可并行执行)时， 为了节省时间，可将其放在同一节拍中完成，如第2、3个微操 作被放在了T2节拍中。也可将第3、4个微操作组合在一起，即
第6章 中央处理器(CPU)
21
组合一个微操作序列应遵守两个基本规则: (1) 遵守操作发生的顺序。如微操作AR←PC必须在
第6章 中央处理器(CPU)
40
根据对一条指令相应的微操作序列的时序描述方法的不同， 时序产生器有两种设计方法。
一是采用一级时序，即只产生节拍信号，时序产生器可采 用图6.5或图6.6的电路实现。此时，一条指令执行的全过程是 用一个从取指令到执行指令的完整微操作序列来描述的，
而且对这个微操作序列也是从头至尾分配节拍的。
(1) 产生微命令。 (2) 按节拍产生微命令。
第6章 中央处理器(CPU)
37
图 6.8 控制器模型
第6章 中央处理器(CPU)
38
设计者在设计控制器之前需要做以下工作: (1) 定义计算机基本硬件组成和基本指令系统;
(2) 基于定义的硬件结构，针对每条指令，描述CPU完成的 微操作;
(3) 确定控制单元应该完成的功能，即何时产生何种微命
PCout＝T1＋T5·JZ(相对寻址)·(ZF=1)＋T4·CALL(间接寻 址)＋…(一级时序)
计算机组成原理实验2
算术逻辑ALU是由两片74181(U17、U18)构成，它是运 算器的核心。它可以对两个8位二进制数进行多种算术或逻辑 运算，具体由74181的功能控制条件M，S3，S2，S1，S0决 定。两个参加运算的数分别来自ACT和TMP(或Ri)，运算结果 可以直接送到累加器A或经BUFFER送到累加器A，以便进行 移位操作或参加下次运算。
表6-1 累加器A使用法
图6-2是累加器A判零线路
图6-2 累加器A判零线路
此线路利用内存模块中的与门7411(U21) 对或非门7427(U22)的三个输出组合，产生 ZD信号。ZD为1表示累加器A当前的内容为 零。当ZC电平正跳时ZD状态被存人触发器 7474(U19)，信号Z是它的输出。
图6-3是进位发生线路
计算机提供了一系列功能模块，这里逐一 介绍它们的组成和使用。
6.2 运算器模块
运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂 存器TMP(74373)、输出缓冲器BUFFER(74245)， 以及进位产生线路、累加器判零线路等构成。
运算器模块上的开关KA、KB、KC以及寄存器堆 模块上的开关KR的不同组合，决定了实验计算机的 运算器结构。
从理论上讲， KA、KB、KC和KR可有16种不同 组合，但有实际逻辑意义的组合为以下几种(L表示 置左、R表示置右): (1).KA、KB、KC 、KR置为R、L、L、R，这种组 合的运算器结构如图6-5(a)。如果不使用寄存器堆， 则它简化为如图6-5(e)。
IR2(U10)是三态输出的8位寄存器。当它的接 数控制脉冲端CL出现电平正跳变时接数，当它的输 出控制OI为低电平输出，OI为高电平时IR2输出呈 高阻。
表6-1 累加器A使用法
图6-2是累加器A判零线路
图6-2 累加器A判零线路
此线路利用内存模块中的与门7411(U21) 对或非门7427(U22)的三个输出组合，产生 ZD信号。ZD为1表示累加器A当前的内容为 零。当ZC电平正跳时ZD状态被存人触发器 7474(U19)，信号Z是它的输出。
图6-3是进位发生线路
计算机提供了一系列功能模块，这里逐一 介绍它们的组成和使用。
6.2 运算器模块
运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂 存器TMP(74373)、输出缓冲器BUFFER(74245)， 以及进位产生线路、累加器判零线路等构成。
运算器模块上的开关KA、KB、KC以及寄存器堆 模块上的开关KR的不同组合，决定了实验计算机的 运算器结构。
从理论上讲， KA、KB、KC和KR可有16种不同 组合，但有实际逻辑意义的组合为以下几种(L表示 置左、R表示置右): (1).KA、KB、KC 、KR置为R、L、L、R，这种组 合的运算器结构如图6-5(a)。如果不使用寄存器堆， 则它简化为如图6-5(e)。
IR2(U10)是三态输出的8位寄存器。当它的接 数控制脉冲端CL出现电平正跳变时接数，当它的输 出控制OI为低电平输出，OI为高电平时IR2输出呈 高阻。
6计算机组成原理第6章流水线原理
(n 1) max(t1 , t2 ,
, tk )
最大吞吐率：
TP max max(t , t , 1 2
1
, tk )
6.4.2 加速比（即吞吐率之比，）
不使用流水线所用的时间与使用流水线所用的时间之比
To 一般表示：s=T0/T SK Tk
To n ti
• 重叠方式是一种简单的流水方式，它把指令分成2 个子过程 每条指令只与下一条指令相重叠。
重叠方式流水线
• •
当分析部件完成上一条指令的“分析”后，就立即将之送入 执行部件，同时分析部件可以开始处理下一条指令。 虽然从执行一条指令的全过程来看，仍需要2∆t的时间，但从 机器的输出端来看，却是每隔一个∆t就能给出一条指令的执 行结果。
5.4.5 “瓶颈”问题及其解决方法
• 瓶颈：瓶颈就是Δti最大的段，它使流水线“流 速”减慢。 • S1 S2 S3 S4 • Δt 3Δt Δt Δt • 方法1：再细分 ── 将瓶颈设备再细分为下一级 流水线 • S1 S2a S2b S2c S3 S4 • Δt Δt Δt Δt Δt Δt • 方法2：并行设置 ── 将瓶颈设备重复设置多套。
• 指令级并行技术：指能使多条指令并行执行的技术，包括 流水技术、多操作部件技术和超长指令字技术；
• 流水线处理机，超流水线处理机：流水线处理机指用流水 作业方式并行解释多条指令的处理机，超流水线处理机指 能在一个时钟周期内分时发射多条指令的处理机； • 超长指令字技术VLIW：指让一条指令包含多个独立的操 作字段，并且分别控制多个功能部件并行工作的技术。
1）对存储器的频繁访问 ① 有哪些访问：取指令、取操作 数、存放执行结果, I/O通道访问. ② 希望存储器为多体结构，以适 应多种访问源的需要。 ③ 当存储器为单体结构时，需要 将访问源排队，先后顺序为： 取指令、取数据、I/O通道访问、存 结果
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微指令格式 下地址字段
控制命令字段
4
微程序控制器的运行原理
用“解释执行”每条机器指令的执行过程多条微 指令组成 一个(段) 微程序，解释执行所有指令的全部 微程序保存在控制存储器中,该存储器用 ROM 芯片实 现，仅提供读操作功能。读控制存储器需要用微指令 的地址，如何提供得到这个地址的相关信息和实际值 是微程序设计的重要工作。
最简单的原理性办法
适当优化设计
取指用的微指令
顺序方式
按指令操作码分支
功能分支
找出多条指令用到 的相同内容的微指令或 微程序段, 归并为一条共 用，减少计更好的下地址
解释 指令1 的微程序
无
条
…
件
转 移
解释 指令n 的微程序 无
检查中断请求的微程序
有
条件转移
信息组成，提供尽可能 多的微指令衔接方式；
有效办法是尽量找出多条指令所使用的内容完全 相同的微指令, 并只安排一条供这多条指令分时共享, 条件是通过合理地安排相关微指令的下地址的内容使 其成为可能。而在硬连线控制器中，原理上每条指令 的每一个执行步骤都会在指令流程表中占一个横行， 通常不会出现内容全相同的多个横行。
8
把微程序安排到控制存储器中
8 位微下地址字段可以访问 256个字 的控存空间 ，用 于直接给出下一条微指令的地址，如微指令的转移地址 等
用不同的微命令字 段控制不同的对象，提 高各部件并行运行能力, 通过译码产生互斥命令,
响应中断请求的微程序无条件转移 缩短微指令字长。
9
下地址的形成方式和必要信息
有多种得到下条微指令地址的方式：
顺序执行时，下地址为本条微指令地址＋1； 无条件转移时，可以在微指令的下地址字段直接 给出这一转移地址； 条件转移时，按条件选择顺序执行或转向某一地 址，下地址字段要给出转移条件和微转移地址; 多路转移时，下地址要从多个微指令地址中选择; 微子程序调用与返回，要使用到微堆栈； 根据指令操作码分支时，一般通过专门硬件映射 指令操作码为该指令对应的微程序入口地址实现。
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微指令下地址字段与指令执行步骤
指令执行步骤的衔接关系表现为读取微指令的次 序，下地址逻辑部件用于解决这个次序关系，因此下 地址字段的内容和每条 (段) 微指令在控制存储器中的 位置有关。怎样分配每条微指令到控制存储器的一个 存储单元中是很有学问的，它会影响到控存的存储容 量(字数，减少所用的控存字数是设计的目标之一。
微指令字
控制存储器 (存放微程序)
④
下地址 微指令寄存器 微命令
字段
字段
① 程序计数器 PC
微命令 (控制信号)
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微程序控制器的基础知识
用多条微指令“解释执行”每条机器指令的执行 过程。一条微指令控制各部件执行指令的一个执行步 骤应完成的功能，执行一条微指令所用的时间被称为 一个微周期，相当于硬连线控制器的一个节拍时间。
④ 控制存储器和微指令寄存器
控制存储器用于保存由全部微指令构成的微程序，读 控制存储器得到的微指令将首先存入微指令寄存器，之后 才能送到各被控制部件，这一部分的作用与硬连线控制器 的控制信号产生部件有些类同。
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微程序控制器基本组成框图
控存地址
③
Clock 条件信号
下地址 逻辑
影射 指令操作码 ② 指令寄存器 IR
计算机组成原理教学课件
王 诚 教授 清华大学计算机系
2009年10月
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6、微程序控制器
6-1 微程序控制器的基本组成
① 程序计数器 PC
存放指令地址，有 增量 或 接收新值的功能
② 指令寄存器 IR
存放指令内容：包括指令操作码与操作数地址两部分
③ 微指令下地址逻辑
形成并提供出读控制存储器要使用的微指令的地址， 其作用与硬连线控制器的节拍发生器有些类同。
微指令中的下地址信息字段用于提供形成下一条 微指令地址的信息，每条微指令中都要有这段信息。 因为读控存经常不是按微指令在控存中的存放次序顺 序进行，还要用专门的硬件 (下地址逻辑)快速得到微 指令地址，需要在下地址字段给出必要的信息。
在机器指令的程序中，顺序执行的概率要高得多, 只在不是顺序执行时才需要提供指令地址。
取出指令后，要找到解释这条指令执行过程的微 程序段，可用指令的操作码映射出这个微程序段的首地址， 用其读控存就有了首条微指令的内容，其下地址字段中有 得到再下一条微指令地址的信息，为继续读出下一条微
指令做好了准备，以确保指令执行步骤之间正确的衔接关系。
指令执行步骤的衔接关系表现为读取微指令的次 序，下地址逻辑部件用于解决这个次序关系。
综上所述，需要在下地址字段中提供得到下地址 的方式，用到的微转移判断条件，微指令的地址值等 信息，要和下地址逻辑的硬件线路组成相吻合。
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微指令中的下地址字段的信息
微指令字的下地址字段有多种组织方案，各有长短，
例如可以分成 3 个子字段，总共提供 16位 的信息
8位
4位
4位
微下地址 下地址方式 微转移条件
从控制存储器读出来的是一条微指令，包括微命 令字段和微指令下地址信息字段两部分，读出的微指 令将经过微指令寄存器送到被控制部件实现控制，以 确保把本条微指令的控制过程与读出下一条微指令的 操作在时间上重叠起来，提高微程序的运行效率。
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微程序控制器的组成与运行原理
微指令中的微命令字段用于控制计算机各部件的 执行功能和动作过程，因此又可以被划分为多个子字 段，各子字段用于不同的部件、不同的执行功能、不 同的数据选择等，有多种的划分和组合方式。
微指令需要具备如下两项功能： 提供机器指令的一个执行步骤所需要的控制信号 (微命令)，以控制各部件执行该步骤的操作功能； 提供下一条待用微指令的地址，以便自动有序地 读出后续的一条微指令，解决指令各执行步骤之间 正确的衔接关系。为此微指令中要有两部分信息。 全部微指令的集合构成一台计算机的完整的微程 序，保存在控制存储器中。
下面会详细对这两个字段的内容组成进行解释。
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6-2 微指令下地址字段与指令执行步骤
用多条微指令“解释执行”每条机器指令的执行 过程，每条微指令对应指令的一个操作步骤。指令之间、 指令执行步骤之间的衔接关系要通过微程序控制器中 的下地址逻辑部件来解决。
取指操作公用于所有指令，每条指令都从取指开始,
一条指令执行结束后，将自动进入下一条指令的取值过程，以 确保指令之间的连续运行。