隐含表的化简
同步时序逻辑电路
4）选择触发器的类型及个数（2n-1M 2n，其中M是电 路包含的状态个数）。 5）求电路的输出方程及各触发器的驱动方程：根据各触 发器的次态方程，二进 制状态表求出触发器的激励函数 表达式和电路的输出函数表达式，并予以化简。 6）画逻辑电路图，并检查自启动能力。
五、画逻辑电路图：
1）先画出所选的触发器，并按状态表中状态变量的顺序 给触发器编号。 2）根据激励函数、输出函数写出组合逻辑图。 3）最后画出同步时钟信号线。
二、状态化简：
1、隐含表法：基本思想：先对原始状态表中的所有状态两两 比较，找出等效状态对；然后利用等效关系的传递性，得到 等效类和最大等效类；最后将最大等效类中的状态合并，得 到最小化状态表。
2、步骤：1）作隐含表：隐含表是一个直角三角形网格，横 向和纵向格数相同，即等于原始状态表中的状态数减1。隐含 表中的方格是用状态名称来标注的，即横向从左到右按原始 状态
1）设立初始状态：（时序逻辑电路在输入信号开始作用之 前的状态称为初始状态）。
首先设立初始状态，然后从初始状态出发考虑在各输入作用 下的状态转移和输出响应。
2）根据需要记忆的信息增加新的状态。 应根据问题中要求记忆和区分的信息去考虑设立每一个状态。 一般说来，若在某个状态下出现的输入信号能用已有状态表 示时，才令其转向新的状态。
例4 ， P224
§6.1 时序逻辑电路的基本概念
一、时序逻辑电路的基本结构及特点：
1、基本结构：由组合电路和存储电路（延迟元件和触 发器），两部分组成。
2、逻辑关系：1）输出方程Z=F1（X，Qn）；2）驱动 方程（激励函数）：Y=F2（X，Qn）；3）状（次） 态方程：Qn+1=F3(Y,Qn)。 3、特点：1）它由组合电路和存储电路组成。2）时序 逻辑电路中存在反馈，因而电路的工作状态与时间因 素相关，即时序电路的输出由电路的输入和电路原来 的状态共同决定。
设计一个六进制的计数器
设计一个六进制的计数器，需要( )个状态变量。
<答案>4填空题 0.5 2 1在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )<答案>等效填空题 0.3 1 1Mealy型同步时序电路的输出是( ) 和( ) 的函数<答案>输入现态填空题 0.4 1 2时序逻辑电路的特点是( )<答案>具有记忆功能填空题 0.4 2 1时序逻辑电路由( ) 和( )组成<答案>组合电路存储(记忆)部件填空题 0.4 2 2在同一时刻,一个触发器只有两个状态（）<答案>F判断题 0.2 1 0请举例说明“多数表决电路”为什么是一个组合逻辑电路？<答案>以3变量输入电路为例F（A，B，C）= ∑m(3,5,6,7)=AB+AC+BC =AB + AC + BC该电路用4个与非门即可完成，无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？<答案>A填空题 0.4 2 1在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？<答案>A填空题 0.4 2 1电路的“空翻”是由于触发器所能表示的状态数（）电路所需状态数。
<答案>A填空题 0.4 2 1设计一个六进制同步计数器，至少需要个状态变量。
<答案>A填空题 0.4 2 1一个四选一数据选择器一共有四个输入端和一个输出端。
…………（）<答案>A判断题 0.2 1 0JK触发器在CP脉冲作用下，欲使Q（n+1）=Q n，则输入信号应为（）。
①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1<答案>A选择题 0.4 2 4电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
用隐含表法化简同步时序逻辑电路设计中的原始状态表步骤
用隐含表法化简同步时序逻辑电路设计
中的原始状态表步骤
用隐含表法化简同步时序逻辑电路设计中的原始状态表，化简步骤如下：
（1）作隐含表。
隐含表是一个直角三角形阶梯网络，横向和纵向格数相同，即等于原始状态表中的状态数减1.隐含表中的方格是用状态名称来标注的，即横向从左到右按原始状态表中的状态顺序依次标上第一个状态至倒数第二个状态的状态名称，而纵向自上到下依次标上第二个状态至最后一个状态的名称。
表中的每个方格代表一个状态对。
（2）寻找等效对。
利用隐含表寻找状态表中的全部等效对一般要进行两轮比较，首先进行顺序比较，然后进行关联比较。
所谓顺序比较是按照隐含表中从上至下、从左至右的顺利，对照原始状态表依次对所有的状态表依次对所有状态对进行逐一检查和比较，并将检查结果一简单明了的方式标注在隐含表中的相应方格内。
（3）求出最大等效类。
在找出原始状态表中额所有等效对之后，可利用等效状态的传递性，求出各最大等效类。
确定各最大等效类时
应注意两点：一是各最大等效类之间不应出现相同状态，因为若两个等效类之间有相同状态，则根据等效的传递性可令其合为一个等效类；二是原始状态表中的每个状态必须属于某一个最大等效类。
否则，化简后的状态表不能描述原始状态表所描述的功能。
（4）作出最小化状态表。
根据求出的最大等效类，将每一个最大等效类中的全部状态合并为一个状态，即可得到和原始状态表等价的最小化状态表。
化简的知识点总结
化简的知识点总结化简是数学中一种常见的问题解决方法，通过简化问题的复杂性，使之更易于理解和应用。
化简的过程可以应用在各种数学和科学领域，例如代数、几何、物理、工程等。
在本文中，我们将对化简的概念、方法和应用进行详细的总结。
一、化简的概念化简是指将一个复杂的问题或表达式通过一系列的简化操作，变成一个更简单、更易处理的形式。
在数学中，化简通常指的是将代数式、方程式、函数式等表达式简化成更简单的形式。
化简可以通过各种方法和技巧来实现，例如因式分解、合并同类项、利用恒等式、化零为整、代数运算规则等。
化简的目的是从复杂的形式中挖掘出简单的结构和规律，使问题更易于处理和理解。
化简也有利于发现数学问题的本质和内在联系，为问题的进一步研究和解决提供便利。
二、化简的方法1. 因式分解因式分解是化简代数式的一种重要方法，它将一个多项式表达式分解成若干个较简单的因式的乘积。
例如，对于多项式ax^2 + bx + c，我们可以通过因式分解将其化简成(ax + m)(x + n)的形式，其中m和n是常数。
因式分解的常见方法包括：公因式提取、完全平方公式、差分平方公式、配方法等。
通过因式分解，我们可以简化复杂的多项式表达式，分析其根和因式结构。
2. 合并同类项在代数表达式中，合并同类项是一种常见的化简方法。
它将表达式中的同类项相加或相减，得到一个简化的表达式。
例如，对于表达式3x^2 + 2x - 4x^2 - 5，我们可以通过合并同类项将其化简成-x^2 + 2x - 5的形式。
通过合并同类项，我们可以简化代数式的结构，使之更易于理解和应用。
合并同类项也是解决方程和不等式的重要步骤，通过化简可以简化计算过程和发现问题的规律。
3. 利用恒等式在化简代数式的过程中，我们可以利用各种数学恒等式和公式来简化复杂的表达式。
例如，三角函数的和差化积公式、平方差公式、勾股定理、积化和公式等都可以用来简化代数式和方程。
通过利用恒等式，我们可以将问题转化成更简单的形式，降低问题的难度和复杂度。
状态表化简
X1X2
00 D/0 C/1 C/1 D/0 C/1 D/0 G/0 B/1
01 D/0 D/0 D/0 B/0 F/0 D/0 G/0 D/0
DF AF
DF
E
F G DG AF
H A
BC AF
BD
BG AF
BC DF DG AF
S n+1/Zn
第二步 关连比较 继续检查填有隐含条件的那些方格。若检查发现所填的隐 含条件肯定不能满足，就在该方格内打“×” 例子 B 11 F/0 E/1 E/1 A/0 E/1 A/0 A/0 E/1 10 A/0 F/0 A/0 F/0 A/0 F/0 A/0 A/0 C AF D
BD AF
Sn A B C D E F G H
Sn X A B C D E F G
相互等价状 态的集合 不被其它等价类所包含 由于[B，E]，而[B，D]，则[D，E]。 称它们为等价类 将[B，D，E]称为最大等价类。得[A，C]、[F，G]、[B，D，E] Sn X A B C D E F G 0 1 B/0 C/0 E/1 C/0 D/0 A/0 E/1 A/0 E/1 C/0 G/1 E/0 F/1 E/0 Sn+1/Zn Sn X A B F
BC B C D
E
”的方格，都代表一个等价状态对 由此得到全部等价对：[A，F]、[B，H]、[B，C]、[C，H] 用A表示 用B表示 全部最大等价类： B [A，F]、[B，C，H]、 C AF [D]、[E]、[G] 第四步 状态合并，得最简状态表 D BD AF X1X2 DF DF 00 01 11 10 E AF Sn A D/0 D/0 A/0 A/0 F BD B C/1 D/0 E/1 A/0 G DG BG DG AF AF AF D D/0 B/0 A/0 A/0 E B/1 A/0 E/1 A/0 H BC BC BC AF DF G G/0 G/0 A/0 A/0 A B C D E F G S n+1/Zn
数字电路与系统设计课后习题答案
(1)AC+AB+BC+ACD=A+BC
(2)AB+AC+(B+C) D=AB+AC+D
(3)BCD+BCD+ACD+ABCD+ABCD+BCD+BCD=BC+BC+BD
(4)ABC+BC+BCD+ABD=A + B +C+D
证明：略
2.6已知ab+ab=ab,ab+ab=ab,证明：
(2)列真值表。（略）
(3)确定逻辑功能。假设变量A、B、C和函数F1、F2均表示一位二进制数，那么，由真值表可知，该电路实现了一位全减器的功能。
A、B、C、F1、F2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。
4.3分析图4.3电路的逻辑功能
解：实现1位全加器。
4.4设ABCD是一个8421BCD码，试用最少与非门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F= 1；否则为0。
F3(A,B,C)=∑m（3，5，6，7）
2.2试用真值表证明下列等式：
（1）AB+BC+AC=ABC+ABC
（2）AB+BC+AC=AB BC AC
证明：（1）
ABC
AB+BC+AC
ABC
ABC+ABC
000
001
010
011
100
101
110
111
1
0
0
0
0
0
0
1
05.4电平异步时序逻辑电路设计
⑵ 建立原始流程表 原始流程表， 稳态和 画出原始流程表 填入稳态 ① 画出原始流程表，填入稳态和相应输出 填入非稳态并指定非稳态下的输出 非稳态并指定非稳态下的 ② 填入非稳态并指定非稳态下的输出 ③ 填入无关状态和无关输出 填入无关状态 无关状态和
例：某逻辑电路有两个输入 x1 和 x2，一个输出 Z。输入 输出关系为： 0， 输出关系为：当 x1x2 = 00 时 Z = 0，此后 x1x2 = 01 或 1； x1x2 = 10 时 Z = 1；当 x1x2 = 11 时 1， Z = 1，此后 x1x2 0。作出此电路流程表。 = 01 或 x1x2 = 10 时 Z = 0。作出此电路流程表。 画出典型输入、输出时间图， 解：⑴ 画出典型输入、输出时间图，并设立相应状态 t0 t1 x1x2 00 10 x1 x2 Z ① ② ① ③ ④ ⑤ ④ ⑥ ① ② ④ t2 00 t3 01 t4 11 t5 10 t6 11 t7 t8 t9 t10 11
脉冲源 x2 单脉冲输出 手动控制x 手动控制 1 单脉冲发生器
建立原始流程表。 解：⑴ 建立原始流程表。根据题意可作出典型输 输出时间图。 入、输出时间图。
t0 t1 t2 t3 x2 x1 Z ① ② ①③ ④ ③ ④⑤ ⑥ ⑦ ① ② ① t4 t5 t6 t7 t8 t9 t10 t11 t12
⑵ 化简流程表 根据相容行判断法则，可作出隐含表， 根据相容行判断法则，可作出隐含表，从隐含表可得 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 相容行对为 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 据此可作出状态合并图，其最大相容行类为 (1，2)、(3， 据此可作出状态合并图， (1，2)、(3， 5)、(3，6)、(7)。 4，5)、(3，6)、(7)。
数字逻辑自测题参考答案
Q3
Q2
Q1
DQ >CP
DQ >CP
DQ >CP
CLK
module exam (clk, q) ; input clk ; output [3:1] q ; reg [3:1] q ; always @ (posedge clk) case (q) 3’b001 : q<=3’b100 ; 3’b100 : q<=3’b010 ; 3’b010 : q<=3’b001 ; default : q<=3’b001 ; endcase
12. 已知某组合电路的输出表达式为 F ( a ,b,c ) a • b b c ，用Verilog
HDL的数据流描述方式建模。
module M1(a,b,c,F); input a,b,c; output F; assign F=~(a&b)|(b^c); endmodule
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s2=x3⊕x2⊕x1 s1=x3 x2 +(x3⊕ x2) x1
Verilog 模型： module CT (x3,x2,x1,s2,s1); input x3,x2,x1; output s2,s1; assign {s1,s2}=x3+x2+x1; endmodule
第14页/共41页
功能：
若 将 x3 、 x2 作 为两个加数，
X Q1 Q0 000 001 010 011 100 101 110 111
J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z
00 00
00
0
00 00
01
0
00 00
10
0
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编程实现隐含表的化简
论文摘要：
理鉴于隐含表的化简步骤比较繁琐，而又有一定规律可循，我们可以用计算机编程实现隐含表的化简，可以分别从输入，处理，输出三个方面考虑。
此次研究可以使用不同的语言实现，这里以c++为例，来实现隐含表的化简。
关键字：隐含表化简编程
引言：
为了合理经济地实现同步时序电路的设计，应将状态转换表中的状态减少到最少，求取最简状态转换表。
如果状态转换表中的次态和输出都是确定的，没有任意值，这种状态转换表被称为完全给定状态转换表；状态转换表中的次态和输出中含有任意值时被称为不完全给定状态转换表。
正文：
对简单的状态转换表可以采用观察法简化，但对较复杂的状态转换表应当采用隐含表法进行状态简化。
隐含表法是一种系统的比较方法，更适合于软件编程实现这里用c++来实现隐含表的简化。
1.输入
首先，若要计算机进行分析化简，首要的任务是将隐含表的信息存入计算机。
我打算用数组存储隐含表信息。
存储用数组类型的选择：
由于隐含表的状态有三种：等价，不等价，隐含条件。
最常用的是int整型存储，然而，不能将隐含条件的具体内容存进去。
若用char字符类型，每次只
能存储一个字符，也不能将类似于AF的条件输入。
可以考虑三维char数组，既二维字符串数组，这样存储空间够大，然而输入时结束回车必须控制好，数据提取转换也比较麻烦，但应该可以实现。
本人认为还可以选择用两个数组，int 和三维char数组同时使用，只讲隐含条件存入char数组，其他等价为1，不等价为0，隐含条件为2，存入int类型数组，用到2时到char数组中提取。
但是，为减少数据转换量，降低程序复杂度，本人还是选择比较简便的一种方法，只用一个int类型数组，然后让用户转换输入模式，输入隐含条件的时候，分别用1-9代替A-I（如AF，输入16）。
此种方法有一个极大的弊端，即处理状态个数只能为9，但由于时间原因，请允许我这样简化。
2.数据处理
循环次数:
存入的数据需要计算机的处理，显而易见，隐含表中最麻烦的便是隐含条件的处理。
如图所示，图中若要判断AG 中的隐含条件DGAF,则必须判断 AF 和DG ，
若要判断DG ，则必须判断AF 和BG 。
由于不知道这些隐含条件的顺序，所以循环次数不能定，但是为必须保证工作顺利完成，必须考虑循环次数需要最多的情况，即有几个隐含条件就循环几次。
循环次数的增多必然会造成程序效率的降低，但是暂时想不到比较好的算法。
所以先这样设计。
数据处理：
由于有循环次数的保证，所以对隐含条件的判断向前追溯一次即可，即如上图，判断AG 中的隐含条件DGAF ，只判断AF 和DG 即可。
首先把隐含条件分离出来，由于输入时存储为二位或者四位整数，则只需简单的求模，除法分离。
然后再以分离出的隐含条件来判断此处的等价条件。
3.输出
输出就简单多了，只需讲for 循环更改后的隐含表按输入顺序输出即可。
输出的时候，等价的两个条件输出为1，不等价的输出为0。
如图所示
A B C D E F G B C D E F G H BD AF DG AF AF DF AF BC AF DF BC BD BG AF DG AF BC
DF
由书上的例子可以判定，输出正确。
4.改进
此程序最大的缺点便是处理状态数太少，其他的方法在输入部分已经介绍，便是用int数组和char类型数组组合的方法，当然，为了节省存储空间，还可以使用链表的方法，这些都是比较使用的方法，可以进行改进。
然而，为保证每个隐含条件都被判断到，如此多的循环次数直接导致效率很低，可以找到其他方法。
如在第一次循环的时候，遇到隐含条件则向前追溯，如AG->DG->BG，知道BG的等价条件可以判断，几下向前追溯的次数，最后比较追溯次数，讲最多的次数作为循环次数，这样可能效率更高，但是思考有点麻烦，不过应该是可以实现的。
结论：
隐含表的化简可以以编程的方法实现，利用计算机辅助进行学习，能更高效的完成一些任务。
我认为可以将实验设计更多的方面可以以计算机辅助的方法实现，这样更容易理解数据具体处理的过程，也更容易学到更多的东西。