第四章 触发器
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第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
触发器专业知识课件
VCC
S S 1S CP C1 R 1R RD R
CP Q RD QR
S
解：
Q 原态未知
EXIT
同步 D 触发器
1．电路构造及逻辑符号
集成触发器
2．逻辑功能分析及描述
EXIT
集成触发器
5.同步触发器空翻现象
CP
O S
O
R
bc
gh
Oa Q
f de
O
动作特点： t 在CP＝1旳全部时间里，S或
R旳变化都能引起触发器输出 端状态旳变化。 t
在判断主从 F 次态时必须注意：
只有在CP=1旳全部时间里，输入不变，才干根据
CP 前一时刻旳输入来判断次态。
不然，必须考虑CP=1期间输入旳全部变化，才干
拟定次态。
S
G8
&
G6
&
Q’
G4
&
G2
&
Q
CP
R&
G7
& Q’ &
G5
1
G3
主触发器 G9
&
Q
G1
从触发器
EXIT
集成触发器
（二）主从JK触发器（为了清除约束条件）
2. 有约束条件。
EXIT
集成触发器
二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器旳工作状态不但要由触发输入 信号决定，而且要求按照一定旳节拍工作。为此，需要 增长一种时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定旳矩形脉冲。
具有时钟脉冲控制旳触发器称为时钟触发器， 又称钟控触发器。
第4章 触发器
第4章触发器教学目标●熟悉基本触发器的组成和功能●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能●熟练掌握各种不同逻辑功能触发器之间的相互转换数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。
每个触发器能够记忆一位二进制数“0”或“1”。
4.1概述触发器是一种典型的具有双稳态暂时存储功能的器件。
在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。
为此需要使用具有记忆功能的基本逻辑单元。
能存储1位二进制的基本单元电路称为触发器。
4.2基本RS触发器4.2.1电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。
它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。
（a）逻辑图（b）逻辑符号（c）逻辑符号图4.1 基本RS触发器4.2.2 功能分析触发器有两个稳定状态。
nQ 为触发器的原状态（初态），即触发信号输入前的状态；1n Q+为触发器的现态（次态），即触发信号输入后的状态。
其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。
1. 状态表如图4.1（a ）可知: Q S Qn ⋅=+1，n n Q R Q ⋅=+1从表4.1中可知：该触发器有置“0”、置“1”功能。
R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。
RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。
当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。
表4.1 状态表2. 特性方程根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q+=+1（4-1）1=+S R （约束条件）图4.2 卡诺图3. 状态转换图如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注表示状态转换的条件。
第4章 集触发器学习指导
例4.10电路如图4.10所示， 的电路是哪一些电路。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
第4章 触发器
4.2
同步触发器
4.2.1 同步RS触发器
一、电路组成及工作原理 1.电路组成及逻辑符号 （1）电路组成：如仿真图4.2.1(a)所示。 （2）逻辑符号：如仿真图4.2.1(b)所示。 2.工作原理 （1）特性表：如仿真图4.2.1所示。 （2）特性方程：Qn+1=S+R’Qn RS=0 CP=1期间 有效。 二、主要特点 1.时钟电平控制 2.R、S之间有约束
本
章
小
结ቤተ መጻሕፍቲ ባይዱ
一、基本触发器：把两个与非门或者或非门交叉 连接起来，便构成了基本触发器。 二、同步触发器：在基本触发器基础上，增加两 个控制门和一个控制信号，便构成同步触发器。 三、边沿触发器：把两个同步D触发器级联起来， 便可构成边沿D触发器，再加改进就可得到边沿JK 触发器。 四、边沿触发器逻辑功能分类 五、触发器逻辑功能表示方法及转换 六、触发器的电气特性
4.1 基本触发器 4.1.1 用与非门组成的基本触发器
一、电路组成及逻辑符号 如仿真图4.1.1所示。 1.电路组成：如仿真图4.1.1(a)所示。 2.逻辑符号：如仿真图4.1.1(b)所示。 二、工作原理 1.电路有两个稳定状态 电路无输入信号即R’=S’=1时，有两个稳定状态。 （1）0状态：把Q=0、Q’=1的状态定义为0状态。 （2）1状态：把Q=1、Q’=0的状态定义为1状态。
二、集成边沿JK触发器
1.CMOS边沿JK触发器CC4027 （1）逻辑符号与引出端功能图：如仿真图4.3.6 所示。 （2）特性表：如仿真图4.3.6所示。 2.TTL边沿JK触发器74LS112 （1）逻辑符号与引出端功能图：如仿真图4.3.7 所示。 （2）特性表：如仿真图4.3.7所示。
三、主要特点
基本RS触发器
4. 应用
二、主从触发器
每一个CP下降沿，都会使 的状态变化 的状态变化， 每一个 下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 下降沿 位二进制数，故称该电路为四位二进制计数器。 位二进制数，故称该电路为四位二进制计数器。 CP信号频率每经过一个触发器频率减半， Q4输出信号的 信号频率每经过一个触发器频率减半， 信号频率每经过一个触发器频率减半 频率是输入脉冲的十六分之一，这种频率之间的关系称为“ 频率是输入脉冲的十六分之一，这种频率之间的关系称为“分 信号的二分频， 信号的十六分频。 频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。 信号的二分频 信号的十六分频
输出： ， 输出：Q， Q
R S
RD
SD
Q
0
G2
G1
0
& &
1
G2
&
&
RD、SD为1 输出不变
1
RD
1
SD RD
1
1
SD
3. 工作原理
1
G1 Q Q
一、基本RS触发器 触发器
0 0 Q &
Q 1
1
Q
Q 1 G2
G2 G1
G2 G1
&
&
&
&
&
0
RD
1
SD RD
1
0
SD RD
0
0
SD
RD=0，SD=1： Q=1，Q=0 ， ， ： RD=1，SD=0： Q=0，Q=1 ， ， ： RD=0，SD=0： ， ： RD=1，SD=1： ， ：
（二）主从计数触发器 1. 组成
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0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1
1 1 1 1 1 1 1 1 1 1 1 0 0
1 1 1 1 1 1 1 1 1 1 0 1 0
0 1 0 0 1 1 1 0 0 1 1 0 不用
Q0 Q 1
0 状态
Q 1 Q0
1 状态
三、分类 按电路结构分： 基本RSFF 同步FF 主从FF 边沿FF(包括维持阻塞FF、CMOS边沿FF)
按逻辑功能分：
RSFF、DFF、JKFF、TFF、 T FF等 其他： TTL 和 CMOS
分立和集成
4.2 基本触发器
基本触发器使用的器件最少，电路最简，是其他种类 触发器的核心。 一、由与非门组成 1.电路及符号 Q G1
00 0 1
n 1
0 1 0 0 1 1 1 0
Qn 0 1
JK
01 0
11 1
10 1
置0 置1
翻转 状态转换图
0
n
0
1
n
Q
J Q KQ
CP下降沿时刻有效
J=1
K= 1 K= 1 J= K= 0
J=0 K=
0 J=
例：画出Q的波形。(设初态为0) Q C1 Q IK
1J
J CP K
&
Q
SD
RD
Q Q
RD
5.动作特点： 输入信号直接控制输出端Q和 Q 的状态。 SD--Set(Direct) ：直接置1端、直接置位端。 RD --Reset(Direct) ：直接置0端、直接复位端。
二、由或非门组成 1.电路及符号
Q
Q
≥1 G 2
Q R RD SQG1 ≥1来自2.工作原理RD
SD
&
Q
& G 2
Q S SD
Q R RD
SD
RD
2.工作原理
1 Q 0
G1 &
Q 1 0
& G 2
Q SDQ
Q R DQ
1 0 S D
0 RD 1
S D 0R D 1 Q 1Q 0 “置 1”或“置位” (Set)
S D 1R D 0 Q 0Q 1 “置 0”或“复位” (Reset) S D R D 1 Q QQ Q “保持”
CP ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑
R 0 0 0 0 1 1 1 1
S Q 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
n
Q
n+1
注
0 1 1 1 0 0 × ×
保持
置1
S = 1，R = 0
S= 0 R= 0 1 S = 0，R = 1 S= R= 0
置0
不许
4.时序图(波形图)
J CP K J CP K (2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电 平有效还是高电平有效？ SD J CP K RD
S 1J C1 1K R
Q
Q
SD J CP K RD
S 1J C1 1K R
Q Q
(3)异步端不受时钟 CP 控制，将直接实现置 0 或置 1。 触发器工作时，应保证异步端接非有效电平。
Q C1 Q
CP
特性表
Qn 0 1
特性方程
Q n+1 1 0
功能
翻转
Q
n 1
Q
n
CP 下降沿时刻有效
4.4 不同类型时钟触发器间的转换
一、转换方法
(一) 转换要求
输 入 转换 逻辑
待求触发器 已有 触发器 CP Q Q
(二) 转换步骤
1. 写出已有、待求触发器的特性方程； 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。
2.特性方程 Q n+1
S CP R
Qn
RS
00 01 11 10
简化
CP ↑ ↑ ↑ ↑ R 0 0 1 1 S 0 1 0 1 Q n+1 Qn 1 0 ×
0 1
0
1
0
1
1
0
CP上升沿时刻有效 RS 0 约束条件
Q n1 S RQ n
3.状态转换图 状态转换图表示触发器从一个状态变化到另一个状态 或保持原状不变时，对输入信号的要求。 状态转换图
CP
如何控制？ Q G1 & SD G3 & S
&
Q G2
RD & G 4
CP
R
受时钟脉冲控制的触发器称为时钟触发器(钟控触发器)。 同步RSFF 多次翻转 同步DFF(D型锁存器) (空翻)
同步触发器
主从触发器
主从RSFF 主从JKFF
一次翻转
边沿触发器
维持阻塞FF CMOS边沿FF
抗干扰能力极强
例.已知上升沿触发的RSFF，设初态为0，试画出Q端的波形。
CP
Q Q
1S C1 1R
R
S
Q R=0 R=0 R=1 R=0 S=1 S=0 S=0 S=0
S CP R
二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态 改变所经历的时间。
二、JK D、T、T、RS “JK”的 特性方程： (一) JK D “D” 的 特性方程：
Q
n 1
J Q KQ
n
n
转换图
J
Qn1 D DQn DQn
J D , K D
(二) JK T
“T” 的 特性方程：
D
1
K
CP J
1J C1 IK
Q Q
T
K
Qn1 T Qn TQn
0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 0 0 0 1 0 1
0 1 0 0 1 1 1 0 0 1 1 0 不用
保
持
同步置0 同步置1 翻 不 转 变
异步置1 异步置0 不允许
74LS112特性表
J K Qn RD SD CP Qn+1 注
一、边沿RS 触发器
SD S CP R RD
S 1S C1 1R R
Q Q
S --同步置1端 R --同步置0端
受CP 控制
SD --异步置1端 不受CP控制 RD --异步置0端
S D 0 无论原来Q及CP的状态 RD 1
Q 1
S D 1 无论原来Q及CP的状态 Q 0 RD 0
1.输入电平直接控制输出状态，使用不便，抗干扰能力差； 2. R、S 之间有约束。
4.3 各类触发器的逻辑功能
在数字系统中，常常要求某些触发器在同一时刻动作 (改变状态，也称为翻转)这就要求有同步信号，该信号称 为时钟信号CP(Clock Pulse)。 CP (Clock Pulse): 等周期、等幅的脉冲串。
SD
RD 0, SD 1
Q n1 1, Q n1 0
“置 1” “置 0”
RD 1, SD 0
Q n1 0, Q n1 1
RD SD 0
Qn1 Qn , Q n1 Qn “保持”
RD SD 1
Qn1 Qn1 0
“不允许”
集成边沿 JK 触发器
(1) CMOS 边沿 JK 触发器 CC4027
(2)TTL 边沿 JK 触发器
74LS112 (双JK 触发器)
CC4027特性表
J K Qn RD SD CP Qn+1 注
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
保
持
同步置0
同步置1
翻 不 转 变
异步置1 异步置0 不允许
例：画出Q0 Q1的波形。(设初态为0)
1 1J C1 1K R Q0
1J
1
Q1
Q1
CP1
CP2
Q0
C1 1K R 1
CP1
CP2
Q0
Q1
注意 (1)画波形时应首先弄清时钟触发 沿是上升沿还是下降沿？
Q C1
Q
Q C1
Q
1J
1K
1J
1K
描述了CP 对输入和触发器状态在时间上的对应关系 和控制作用。 例1.已知下降沿触发的RSFF，试画出Q端的波形。(设初 态为0) Q
1S C1
Q
1R
CP R S Q
S CP R
例2.已知上升沿触发的RSFF，设初态为0，试画出Q端的波形。 Q Q
1S C1 1R
CP
R
S
S CP R
Q
对于边沿触发器画波形时要首先判断出是上升沿触 注意： 发还是下降沿触发。 Q Q Q Q
n+1 RD S D Qn Q
1 1 0 0 1 1 0 0
0 0 1 1 1 1 0 0
0 1 0 1 0 1 0 1
1 1 0 0 0 1 1* 1*
简化特性表
R D S D
1 0 1 0 0 1 1 0
Q n+1 1 0 n Q 1*
置1 置0 保持 不允许
4.工作波形
信号同时撤消 ,出 信号不同时撤消， 设触发器初始状态为 0： 状态确定 现不确定状态 Q G1 & SD