第4章 触发器(总复习)
第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
数字电子技术基础-第四章-触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
第四章触发器()
Q
G2 门输出
Q RD Q
& G2 1 Q Q
1 SD
输入 SD RD 00 01 10 11
输出 QQ
10 01 不变
RD 1 功能说明
触发器置 1 （1态） 触发器置 0 （0态） 触发器保持原状态不变
(4-10)
2. 工作原理及逻辑功能
Q 1
G1
Q
输出既非 0 状态，
(4-24)
2. D 触发器旳特征表、特征方程、驱动表和状态转换图
D 触发器特征表
D Qn Qn+1 000 010 101 111
特征方程 Qn+1 = D
无约束
Qn+1 在 D = 10 时 就为 10，与 Qn 无关。
D 触发器驱动表 Qn Qn+1 D 00 0 01 1 10 0 11 1
核电子学基础Ⅱ
第四章 触发器
(4-1)
4.1 概 述
主要要求：
掌握常用触发器旳基本特征和作用。 了解触发器旳类型和逻辑功能旳描述措施。
(4-2)
一、触发器旳基本特征和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特征
(1)有两个稳定状态(简称稳态)，恰好用来表达逻辑 0 和 1。 (2)在输入信号作用下，触发器旳两个稳定状态可相互转换
称约束条件
(4-13)
[例] 设下图中触发器波初形始分状析态举为例0，试相应输入波形 画出 Q 和 Q 旳波形。
RD R
Q RD
SD S
Q SD
保持 置 0保持置 1 初态为 0，故保持为 0。
解：
Q
Q
数字电子技术-4
1．主从RS触发器的逻辑功能
（1）当 CP =0时，CP 0 ，从触发器被封锁，保持原状态不变。 此时，G7 和 G8打开，主触发器工作，接收R和S端的输入信号。 （2）当CP由1跃变到0时，即CP 0，CP 1 。主触发器被封锁， 输入信号R，S不再影响主触发器的状态。此时，由于 CP 1， G3 和 G4打开，从触发器接收主触发器输出端的状态。
由上述分析可知，主从触发器的翻转是在CP由1变0时刻 （CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状 态不再受R，S影响，故主从触发器对输入信号的敏感时间大大 缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。
如表4-4所示为主从RS触发器的特性表。
R
S
现态 Qn
次态 Qn1
1
0
1
1
1
1
每输入一个脉冲
0
输出状态改变一次
表4-5 主从JK触发器的特性表（CP下降沿触发）
由上表可K触发器没有约束条件，且当 J K 1 时，每输入一个 时钟脉冲后，触发器都向相反的状态翻转一次。
2．主从JK触发器的特性方程
根据主从JK触发器的特性表，用卡诺图化简法可得主从JK
1．同步D触发器的逻辑功能
（1）当 CP =0时，G3 和 G4被封锁，触发器保持原状态不变， 输出都为1，不受D端输入信号的控制。 （2）当 CP =1 时，G3 和 G4 解除封锁，可接收D端的输入信号。 若 D =0，触发器翻转到0状态，则 Q =0 ；若 D =1 ，触发器翻 转到1状态，则 Q =1 。
数字电子技术
第4章 触发器
1 触发器概述
2 基本RS触发器
3 同步触发器
4 主从触发器
第4章 触发器
第4章触发器教学目标●熟悉基本触发器的组成和功能●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能●熟练掌握各种不同逻辑功能触发器之间的相互转换数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。
每个触发器能够记忆一位二进制数“0”或“1”。
4.1概述触发器是一种典型的具有双稳态暂时存储功能的器件。
在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。
为此需要使用具有记忆功能的基本逻辑单元。
能存储1位二进制的基本单元电路称为触发器。
4.2基本RS触发器4.2.1电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。
它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。
（a）逻辑图（b）逻辑符号（c）逻辑符号图4.1 基本RS触发器4.2.2 功能分析触发器有两个稳定状态。
nQ 为触发器的原状态（初态），即触发信号输入前的状态；1n Q+为触发器的现态（次态），即触发信号输入后的状态。
其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。
1. 状态表如图4.1（a ）可知: Q S Qn ⋅=+1，n n Q R Q ⋅=+1从表4.1中可知：该触发器有置“0”、置“1”功能。
R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。
RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。
当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。
表4.1 状态表2. 特性方程根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q+=+1（4-1）1=+S R （约束条件）图4.2 卡诺图3. 状态转换图如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注表示状态转换的条件。
数字电路触发器
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
第四章---触发器
为了克服主从RS触发器使用时必须遵循SR=0约束条件的缺点 而设计。
J=K=1时， Qn1 Qn 。
主从JK触发器特性表
J 0 0 0 0 1 1 1 1
K 0 0 1 1 0 0 1 1
Qn 0 1 0 1 0 1 0 1
Qn+1 0 1 0 0 1 1 1 0
功能说明 保持原状态 置0 置1 每输入一个脉冲 输出状态改变一 次
特点： ① 功能和同步RS触发器一样，只是主从RS触发器的翻转是在CP 由1变0时刻（CP下降沿）发生的。 ② CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响， 因此不会有空翻现象。
存在问题
(1) 主触发器仍存在空翻现象 (2) 仍需遵循约束条件SR=0
书例4.2.3
(2) 主从JK触发器
1 1
1 1
0 0
1 1
ห้องสมุดไป่ตู้
0 1
0 1
0 0
1* 1*
置0
输出状态不稳定
约束条件：SR=0
有时需在CP信号到来之前(CP=0)将触发器预先置成指定的 状态，为此同步RS触发器上还设有异步置位输入端和异步 复位输入端。正常工作时应使它们处于高电平。
2. 动作特点 电平触发：CP=1的全部时间内S和R的变化都将引起触发器 输出端状态的变化。所以，如果在CP=1期间R、S发生多次 变化，则触发器的状态也可能发生多次翻转。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作， 造成系统的误动作。 书例4.2.2
§4.2 触发器的电路结构与动作特点
一、基本RS触发器的电路结构与动作特点
1. 用或非门构成
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
【总复习卷】
第4章集成触发器
触发器是数字电路中的一个基本逻辑单元，它与逻辑门电路一起组成各种各样的数字电路。
触发器具有记忆功能并且其状态在触发脉冲作用下迅速翻转。
【知识结构图】
【本章重点】
1. 触发器的基本性质。
2. RS触发器、JK触发器、D型触发器的逻辑功能，各类触发器逻辑符号。
3. 集成触发器外特性及其应用。
【本章难点】
1. 各类触发器逻辑功能分析。
2. 主从型触发器工作波形画法。
3. 集成触发器简单应用。
4. 触发器的空翻。
【本章考点】
1. 各类触发器逻辑符号及相应逻辑功能。
2. 触发器的工作波形。
3. 集成触发器类型识别及简单应用。
4. 触发器的空翻。
综合训练（第4章）
一、填空题
1．触发器具有________种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有________功能。
在适当触发信号作用下，从一个稳态变为另一个稳态,，因此
触发器可作为_______进制信息存贮单元。
2. 边沿型触发器可以避免现象的产生。
3. 通常规定触发器______端的状态作为触发器的状态。
4. 触发器按照逻辑功能分为：、、、等。
5. 主从触发器在时钟高电平时主触发器接收信，而__ __触发器状态不变。
在时钟
脉冲下降沿时__主__触发器被封锁而__ ___触发器打开接收触发器信号。
6. 与非门构成的基本RS触发器的约束条件是R+S不能为。
7. 基本触发器电路中,S D端、R D端可以根据需要预先将触发器或，
而不受的同步控制。
8. 在时钟脉冲控制下，JK触发器J端和K端输入不同组合的信号时，能够具
有、、、的功能。
二、判断题(对的打”√”,错的打”Х”)
1. 触发器属于组合逻辑电路系列，即没有记忆功能。
( )
2. 同步RS触发器连成计数电路时，会产生空翻现象。
( )
3. 主从RS触发器会出现状态不定的现象。
( )
4. 主从型触发器接成计数电路时，不会产生空翻现象。
( )
5. 当JK触发器的，它就转化为T触发器。
( )
6. JK触发器的特性方程是。
( )
7. 当J=K=0时，JK触发器就具有计数的功能。
( )
8. 由触发器工作性质可看出触发器是一个双稳态电路。
( )
9. 触发器的抗干扰能力,与触发脉冲宽度无关。
( )
10. 同步RS触发器状态的改变是与时钟脉冲信号同步的。
( )
11. 与非门构成的基本RS触发器，当S=1,R=0时,其输出端状态是1。
( )
12. 同步RS触发器的约束条件是SR=0。
( )
三、单项选择题
1. 触发器是时序逻辑电路的基本单元，它能够存储一位二进制数码，当输入信号消失后，
状态保持不变，即：( )。
A.具有记忆功能
B.不具有记忆功能
2. 触发器连接成计数器时，不产生空翻的触发器是( )。
A. 主从JK触发器
B. 同步RS触发器
C. 边沿型JK触发器
D. 主从D触发器
3. 如下图触发器电路中，特性方程为Q n+1=Q n的电路是( )（多选题）
4、触发器和CP脉冲以及D端波形如图所示，设触发器初态为0，则Q端的波形是（）。
5、图5所示的触发器电路,设触发器初态均为0,在第3个CP脉冲作用后,Q0Q1的状态为（）。
A. Q0Q1=11
B. Q0Q1=10
C. Q0Q1=00
D. Q0Q1=01
6、图6所示触发器电路,设触发器初态均为0，在第3个CP脉冲作用后，Q0Q1的状态为（）。
A. Q0Q1=11
B. Q0Q1=10
C. Q0Q1=00
D. Q0Q1=01
7、图6触发器电路中，若触发器初态为Q0=1，Q1=0，则在第3个CP脉冲作用后，Q0Q1
的状态为（）。
A. Q0Q1=11
B. Q0Q1=10
C. Q0Q1=00
D. Q0Q1=01
8、图8触发器电路中，触发器初态Q1Q2=00，则第2个CP脉冲作用后，Q1Q2状态为（）。
A. Q1Q2=11
B. Q1Q2=00
C. Q1Q2=10
D. Q1Q2=01
9、图9为CC4027型集成触发器的外引线排列图，从中可看出，该集成触发器含有（）。
A.3个JK触发器
B. 2个D触发器
C.2个JK触发器 C. 4个D触发器
10、在上图9所示集成触发器，各触发器CP脉冲触发电压是（）。
A. 低电平触发有效
B. 高电平触发有效
C. 高或低电平触发均有效
D. 无法判断
11、在上图9所示集成触发器的类型和电路电源电压是（）。
A. TTL电路，+5
B. CMOS电路，+3～+18V
C. TTL电路，+3～18V
D. CMOS电路，1.5V
12、在上图9集成触发器中，各触发器置位端输入是（）。
A. 低电平有效
B. 高电平有效
C. 无法判断
D. 高、低均有效
13、在上图9集成触发器，若将5 , 6 , 10 , 11 , 16脚外接电源+V DD；1脚与13脚连接；各
触发器置0后，将4 , 7 , 8 , 9 , 12脚接地。
若从3脚输入频率为160KH Z的脉冲信号，则15脚输出信号的频率为（）。
A. 320 KH Z
B. 80 KH Z
C. 40KH Z
D. 20 KH Z
R=0，14、图14电路为CT74LS74型集成触发器某些逻辑功能的测试电路，当逻辑开关使1D
S=1时，在正常情况下，则无论3脚和2脚状态如何变化，显示器显示的逻辑电平1D
为( )。
A. 0
B. 1
C. 0和1依次出现
15、图15电路为CTT74LS112集成触发器某些逻辑功能的测试电路。
在每次测试前，触发
器先置0，当逻辑开关使得2，3脚逻辑电平均为1时，当按“0 ～ 1”按钮产生一个0→1脉冲时，正常情况下，“0 ～ 1”显示器显示的逻辑电平为( )。
A. 0
B. 1
C. 0与1依次出现
四、分析及画图（波形）
1、什么是同步式触发器的空翻现象？造成空翻的原因什么? （P102）
答：正常情况下，应来一个脉冲，触发器只翻转一次，若翻转多次，则为空翻现象，原因是CP=1的时间过长（﹥3t pd）。
2、JK型触发器有哪几种逻辑功能？并请根据其真值表推出其特性方程。
（P101）
3、下图所示各电路，初态为0，画出在时钟作用下Q端输出波形。
4、设主从T触发器初态Q=0，在下图所示波形作用下，画出Q的波形。
5、下图所示电路为一个双相时钟发生器。
试画出在输入时钟脉冲CP作用下的双相输出时
钟U01和U02波形
6、下图所示电路中，若CP脉冲频率为24MHz，则Q2端输出信号频率为多少？画出Q1、
Q2端波形？设触发器初态均为0。