六位十进制计数器

河南科技学院新科学院电子课程设计报告

题目：6位十进制计数显示器的设计

专业班级：电气工程及其自动化116

姓名：左欣卫

时间：2013.05.27 ～2013.06.5

指导教师：王玉萍、徐涛、杜留峰完成日期：2013年6月05日

6位十进制计数器任务书

1.设计目的与要求

设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能：

（1）能够实现0-999999的计数并显示；

（2）具备计数数据的锁存功能；

（3）采用数码管显示；

（4）具备复位清零功能。

2．设计内容

（1）画出电路原理图，正确使用逻辑关系；

（2）确定元器件及元件参数；

（3）电路仿真；

（4）SCH文件生成与打印输出；

（5）PCB文件生成与打印输出。

3．编写设计报告

写出设计的全过程，附上有关资料和电路图，有总结体会。

4．答辩

在规定时间内，完成叙述并回答问题。

1引言 (1)

2总体设计方案 (1)

2.1设计思路 (1)

2.2总体设计框图 (1)

3设计原理分析 (2)

3.1计数电路工作电路 (2)

3.1.1计数器所用元器件74LS160 (2)

3.1.2计数器工作原理 (3)

3.2译码/锁存/显示电路及工作电路 (3)

3.2.1译码/锁存/显示电路所用元器件 (4)

3.2.2译码/锁存/显示电路工作原理 (4)

3.3总体电路 (5)

4总结与体会 (6)

参考文献 (7)

6位十进制计数显示器

摘要：利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数字化仪器。

电子计数器是其他数字化仪器的基础。在它的输入通道接入各种模－数变换器，再利用相应

的换能器便可制成各种数字化仪器。电子计数器的优点是测量精度高、量程宽、功能多、操

作简单、测量速度快、直接显示数字，而且易于实现测量过程自动化，在工业生产和科学实

验中得到广泛应用。本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具

备锁存复位清零功能的显示电路。具有结构简单。

关键词：计数锁存复位74LS160CD4511

1引言

计数器的计数范围不够广，功能不太完善。在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。然而，一些有时也需要一些专用的功能键。六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过技术显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。

2总体设计方案

2.1设计思路：

本设计用74LS160芯片完成计数功能，74HC4511（BCD-7段锁存器/译码器驱动器）芯片完成锁存译码功能，将它的输出接数码管完成数码显示。通过74LS160的RD端接双掷开端接1时正常计数，接地时则清零。

本设计用六块74LS160来实现0-999999计数功能。将他们作为输入接入6

块74HC4511芯片完成译码和锁存功能，再接数码管完成显示功能。由74LS160

芯片的RD端完成电路的复位清零功能。

图1 6位十进制计数显示器的总体框图

图2 仿真图

3设计原理分析

3.1计数电路工作电路

3.1.1计数器所用元器件74LS160

本设计计数器所用芯片为74LS160（图2）。该芯片P0-P3可以预置数，CP 端为脉冲接入端并由Q0-Q3完成输出（上升沿有效）。/MR为异步清除输出端（低电平有效），CEP和CET为片选端，/PE为同步并行置入控制端（低电平有效）可以完成复位清零功能，在本设计中/PE端接双掷开关接高电平正常计数接低电平置零。本芯片功能表为表1。

74Ls160管脚图

表1 芯片功能表

3.1.2计数电路工作原理

本设计为六位十进制计数显示器，计数部分用74LS160实现（计数电路部分如图3），脉冲信号首先进入74LS160的CLK端，其Q0和Q3端接入

74HC4511译码。低位芯片的进位端接下一芯片的片选段，完成进位，实现

0-999999的计数功能。每个芯片的异步置零端接一单刀双掷开关，当接高电平时则计数，接低电平则复位清零功能。

3.2译码/锁存/显示电路及工作电路

3.2.1译码/锁存/显示电路所用元器件

译码显示电路所用原件为74HC4511（图2）七段显示译码器当输入

8421BCD码时，高电平有效，用以驱动共阴极显示器。当输入为1010-1111六个状态时，输出权威低电平，显示器无显示。该集成显示译码器设有三个辅助控制端LT（灯测试输入）,/BI（灭灯输入）/EL（锁存是能输入），EL接单刀双掷开关，接入高电平时实现锁存功能，低电平则译码显数。

图2 74HC4511 译码器

3.2.2译码/锁存/显示电路工作原理

在本设计中所有74HC4511七段显示译码器/LT和/BL直接接高电平，EL端接低电平时正常译码显数，接高电平时实现锁存功能。ABCD端分别接74LS160的Q0-Q3（图3）完成接收信号功能并由七段显示器直接显示。

图3 译码、锁存器

3.3整体电路

（1）整体电路由输入脉冲，计数电路，译码锁存电路和数码显示组成。

（2）其中计数电路中K1开关接高电平正常计数，接低电平可复位置零。

（3）其中译码锁存电路K2开关接低电平则正常显数，接高电平实现锁存功能。

实习总结：

经过这次的实习，我发现我在仿真电路中有诸多不足，我做的是六位十进制计数器，拿到课题题目是时候，我认为很简单，因为在不久之前的模拟电子实验中，我们刚用74LS93做计数器，74Ls47做译码器做的0~30的计数器。然后我就着手用原来实验的器件做这个实验，虽然在上次实验中，我做的时候很快就做完了，但是在一些细节方面我还是没有真正的弄清楚，例如管脚的排列，使能端的位置，数码管共阴共阳的判断…..在这次课程设计实习中我明显的发现了自己的缺点和不足…..课程设计实习中最重要的是设计，而我在开始的时候照搬课本而已，所以，即使出现问题我也没办法直接找到问题之所在….所以在设计的第三天，我才发现74ls47是不具备锁存功能的…….所以，方向永远比行动更重要。

此六位十进制计数器的设计简单易懂。主要有计数电路，译码显示电路，锁存电路。数字计数器是我们平时的实验中经常使用的，本设计主要是为了增加计数器范围。虽然在学识数电，这些只是我们都有涉猎，但是没有应用到实践中去，只是停留在理论阶段。实习给了我这次实践的机会，是我随学的理论得到了应用，同时也巩固了所学的理论知识，通过这次实习，我也发现了自己的许多不足，理论学习知识不扎实。平时也很少付诸实践，特别是平时很少接触芯片方面的知识，导致我在这次实践中遇到了各种难题。通过一个星期的努力，重于完成了这次设计。因为知识的欠缺以及准备不充分，设计的电路过于繁杂。这一切都是我认识到理论和实践的差别。许多知识我们不但要单纯的理论分析，还要付诸实践。只有在实践中才能将已经学会的知识记得更加牢固和运用的更加熟练。通过这次实践，不单我对课本的理解更加深刻，在芯片查找，软件运用方面的知识也有很大程度的提升。最后感谢老师和同学们给了我这次学习实践的机会。

参考文献：

[1] 阎石. 数字电子技术基础. 高等教育出版社. 第五版

[2] 童诗白,华成英.模拟电子技术基础.高等教育出版社.第四版

[3] 许晓华,何春华. Multisim 10计算机仿真及应用. 清华大学出版社. 2011

[4] 渠云田，电工电子技术[M]第二版第六分册.北京:高等教育出版社。2008.

[5] 何西才，常用集成电路简明速查手册[M]，北京:国防工业出版社。2006.

[6]康光华.电子技术基础数字部分[M]第五版.北京，高等教育出版社。2006.149~152

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

项目四六十进制计数器的设计与制作

认识常见计数器读一读：集成计数器的分类集成计数器的分类如下。 (1) 按数的进制分类二进制计数器是指按二进制数的运算规律进行计数的电路。例如74LS161为集成4位二进制同步加法计数器，其计数长度为16。十进制计数器是指按十进制数的运算规律进行计数的电路。例如CC4518为集成十进制同步加法计数器，其计数长度为10。任意进制计数器是指二进制计数器和十进制计数器以外其它进制计数器统称为任意进制计数器。如十二进制计数器和六十进制计数器等。 (2) 按计数时触发器的状态是递增还是递减分类加法计数器、减法计数器和可逆计数器。图5-15、5-16分别为十进制加法、减法计数器的状态转换图。 Q D Q C Q B Q A 0000 0110 0001 0111 0010 0011 0101 0100 1000 1001 图5-15 十进制加法计数器状态转换图 Q D Q C Q B Q A 1001 0011 1000 0010 0111 0110 0100 0101 0001 0000 图5-16 十进制减法计数器状态转换图 (3) 按计数器中触发器的翻转是否同步分类同步计数器和异步计数器。 (4) 按计数器中使用的开关元件类型分类 TTL 计数器和CMOS 计数器。TTL 计数器中电路元件均为晶体管，而CMOS 计数器中电路元件均为场效应管。

读一读：计数器是一种能累计脉冲数目的数字电路，在计时器、交通信号灯装置、工业生产流水线等中有着广泛的应用。计数器电路是一种由门电路和触发器构成的时序逻辑电路，它是对门电路和触发器知识的综合运用。计数器是用以统计输入时钟脉冲CP个数的电路。计数器不仅可以用来计数，也可以用来作脉冲信号的分频、程序控制、逻辑控制等。计数器的种类很多，按计数器中触发器的翻转情况，分为同步计数器和异步计数器两种。按照计数值增减情况，可以分为加法计数器、减法计数器和可逆计数器。计数器也有TTL和CMOS不同类型系列产品。计数器累计输入脉冲的最大数目为计数器的模，用M表示，如十进制计数器又可称为模为10的计数器，记作M=10；触发器有两个稳定状态，在时钟脉冲作用下，两个稳定状态可相互转换，所以可用来累计时钟脉冲的个数。用触发器构成计数器的原理是触发器的状态随着计数脉冲的输入而变化，触发器状态变化的次数等于输入的计数脉冲数。读一读：四进制计数器四进制计数器能累计4个时钟脉冲，有4个有效状态，因此用两个JK触发器就能构成四进制计数器。如图5-8所示为用两个JK触发器构成的四进制同步加法计数器的逻辑图。 JK触发器构成四进制同步加法计数器逻辑图图5-8中J0=K0=1时，根据JK触发器的逻辑功能可知，左边的触发器在CP上升沿作用下，具有翻转的功能；J1=K1=Q0，当Q0=0时，右边的触发器状态保持不变，当Q0=1时，右边的触发器状态在CP上升沿作用下，具有翻转的功能。于是得到图5-9所示电路的状态转换真值表5-3。根据状态转换真值表5-3画出状态转换图5-9，由图5-9可知该电路实现了四进制加法计数器的逻辑功能。电路的状态转换真值表

用同步十进制加法记数器构成的一个六进制记数器

如何改进六进制记数器设计的方法 ---私立华联学院电子信息工程系龙志摘要：本文主要通过对同步十进制加法计数器74LS160实现六进制计数器的的常规设计分析,进而研究并实现对六进制计数器的改进设计,本设计主要是对74LS160的异步复位端进行分析设计,使用74LS160能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使异步复位信号能够持续足够长的时间，从而使74LS160能够从0110这一状态复位变为0000状态,成功得竞争结果，实现我的设计思想。关键字：同步计数器、加法计数器、触发器、计数脉冲、异步复位、预置数引言：任何一个数字系统几乎都包含计数器。计数器不仅可以用来计数，也可用来定时、分频和进行数字运算。所谓计数，就是计算输入脉冲的个数，而计数器就是实现计数功能的时序部件。计数器的种类很多。按照组成计数器各触发器的状态转换所需CP是否来自统一的计数脉冲，可以分为同步计数器和异步计数器；按照计数数值的增减情况可以分为加法计数器、减法计数器和可逆计数器；按照计数进位制不同可分为二进制计数器、十进制计数器和任意进制计数器；按照集成工艺不同可分为双极型计数器和单极型计数器。另外，计数器既有中规模集成组件，也可以用小规模集成电路组成。正文：除了计数功能外，计数器还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。同时我们也知道计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用置数控制端或清零端,让电路跳过某些状态来获得N进制计数器。下面我举自己设计的用同步十进制加法计数器74LS160构成一个六进制计数器。

十进制4位加法计数器设计

洛阳理工学院十进制 4 位加法计数器系别：电气工程与自动化系姓名：李奇杰学号：B10041016

十进制4位加法计数器设计设计要求：设计一个十进制4位加法计数器设计设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现设计原理通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路：与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

六位十进制计数器设计(DOC)

河南科技学院新科学院电子课程设计报告题目：六位十进制计数显示器专业班级：电气工程及其自动化113班姓名：吕志斌时间：2013.05.27 ～2013.06.05 指导教师：邵锋张伟完成日期：2013年06月05 日

6位十进制计数显示器设计任务书 1．设计目的与要求设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能：（1）能够实现0-999999的计数并显示；（2）具备计数数据的锁存功能；（3）采用数码管显示；（4）具备复位清零功能。 2．设计内容（1）画出电路原理图，正确使用逻辑关系；（2）确定元器件及元件参数；（3）电路仿真；（4）SCH文件生成与打印输出；（5）PCB文件生成与打印输出。 3．编写设计报告写出设计的全过程，附上有关资料和电路图，有总结体会。 4．答辩在规定时间内，完成叙述并回答问题。目录 1.引言 (1) 2.总体设计方案 (1)

2.1设计思路 (1) 2.2总体设计框图 (1) 3.设计原理分析 (1) 3.1计数器所用元器件74LS47 (1) 3.2译码显示电路所用器件 (3) 3.3译码显示电路工作原理分析 (4) 3.4锁存电路工作原理及器件 (4) 4.调试与仿真 (4) 5.体会与总结 (5) 参考文献 (5) 附录1仿真图 (6) 附录2原理图 (7)

6位十进制计数器设计摘要：本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具备锁存复位清零功能的显示电路。具有结构简单，原理清晰的特点。关键词：计数锁存复位 74LS47 74LS161 74LS93 74LS162 1引言计数器的计数范围不够广，功能不太完善。在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。然而，一些有时也需要一些专用的功能键。六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过计数显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。 2总体设计方案本设计用74LS161芯片完成计数译码功能和锁存功能，将他们分别作为输入端接入74LS47译码，然后接入七段显示器完成显示功能。通过逻辑与非门与下一级的脉冲输入端完成进位，用开关KA.,KB分别控制复位清零和锁存。 2.1设计思路本设计用六块74LS161来实现0-999999计数功能和完成锁存功能。将他们作为输入端接入6块74LS47芯片完成译码显示功能，用开关KA控制74LS161芯片的CLR端和CLK端来控制计数器清零和下一位的进位功能。 2.2总体设计框架图该电路输入脉冲先进入计数电路然后再进入译码电路，同时计数与电路给下一位输入脉冲，计数器经过译码器译码，然后由LED数码管显示 (总体设计框架如图1)。 3设计原理分析 3.1计数器所用元器件74LS161 本设计计数器所用芯片为74LS161（图2）。该芯片A~D可以预置数，CLK端为脉冲接入端并由QA-QD完成输出（上升沿有效）。CLR为异步清除输出端（低电平有效），CEP 和CET为技术控制端，/PE为同步并行置入控制端（低电平有效）可以完成置数清零功能，在本设计中CLR接开关KA与一个

10进制加法计数器课程设计

西北师范大学知行学院数字电子实践论文课题：74ls161组成的十进制加法计数器（置数法）班级：14电本学号：14040101114 姓名：于能海

指导老师：崔用明目录第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。本十进制加法计数器是基于74161芯片而设计的，该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

十进制计数器

EDA实验一：十进制计数器 (2013-05-25 00:38:40) 转载▼ 标签：杂谈实验一QuartusII的VHDL输入设计 --- 应用QuartusII完成基本时序电路的设计姓名:李静学号:1023019857 日期：2013-05-22 （一）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 (二)实验仪器：计算机一台，ALTERA公司Cyclone系列的EP1C3TC144芯片实验箱。（三）实验原理：对于异步清零和同步加载与时钟使能的计数器：当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD 中任一信号发生变化，都将启动进程。此时如果RST为 ‘０’，将计数器清零，该操作独立于CLK，如果RST为 ‘１’，则看是否有时钟信号的上升沿，如果有且EN=

‘１’，接下去是判断加载控制信号LOAD的电平，如果LOAD 为低电平，则允许将输入口的四位加载数据置入计数器中，以便计数器在此基础上累计计数。如果LOAD为高电平，则允许计数器计数；此时若数值小于９，计数器将进行正常计数，否则计数器清零。但如果EN＝‘０’，则计数器保持原值不变。（四）实验内容：设计含异步清零和同步加载与时钟使能的计数器(使用例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。实验程序：【例3一20】： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS

verilog HDL十进制加减法计数器报告

十进制加减法计数器 1.实验要求（1）在Modelsim环境中编写十进制加减法计数器程序；（2）编译无误后编写配套的测试程序；（3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;

#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3

十进制计数器设计教案资料

十进制计数器设计

十进制计数器设计一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DATA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。四、实验步骤：（一）、建立工作库文件和编辑设计文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的

六十进制计数器设计

六十进制计数器设计报告姓名：学号：班级：13电气工程1班系别：自动化工程系指导教师：时间： 2015-1-10

目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)

◆1概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述

十进制计数器设计

十进制计数器设计一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT 的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DA TA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。四、实验步骤：（一）、建立工作库文件和编辑设计文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。（1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。（2）输入源程序：打开Quartus II，选择菜单File→New→Design Files→VerilogHDL File→OK(如图1所示)。图1 在空白处工作框处输入任务要求中的代码，代码如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK, EN, RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT;

EDA60进制计数器设计

《EDA技术》课程实验报告学生姓名：所在班级：指导教师：记分及评价：报告满分3分得分一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。【发挥部分】在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析图6-1 60进制计数器仿真图用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。五、硬件验证 1、选择模式： 2、引脚锁定情况表：六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

二位十进制计数器

EDA技术及应用讲座作业题目：基于EDA的二位十进制计数器学校：中南大学学科专业：生物医学工程学生：学号： 0405080704 任课教师：完成日期： 2011 年 5 月 19日

基于EDA的二位十进制计数器一实验目的 1了解QuartusII软件及基本操作； 2熟悉图形编辑器 Graphic Editor File 的设计方法； 3熟悉VHDL 语言设计方法； 4掌握简单计数器的图形设计方法和VHDL语言设计方法。二任务要求用两种EDA设计方法设计一个二位十进制计数器，具体要求如下： 1能累加计时； 2能循环计时（当计时到我们所需的数值时，能清零继续计数）； 3能通过一个开关来选择计数器进制数； 4要求分别用图形设计方法和VHDL语言两种方法实现该设计； 5分析比较两种设计方法。三计数器原理及其EDA实现方法计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。在EDA设计中，可以采用两种方法来实现简单的计数器。采用图形设计方法，设计者可以调用设计软件提供的库元件，如基本的逻辑器件与门、或门、四位十进制计数器74160等等，并将这些元件以一定方式连接，从而构成目标计数器；采用VHDL语言设计方法，设计者只要根据VHDL语言规则定义目标计数器的管脚，并描述目标计数器的功能，然后设计软件便可以自动综合出目标计数器，采用这种设计方法，设计者不用考虑实际可用硬件的构成方式，因此很灵活方便。本作业将利用Alter公司的设计软件Quartus II 9.1分别采用以上两种方法来实现一个二位十进制计数器，该计数器有两个可选进制24进制和12进制，可以通过一个开关来改变进制。该计数器在输入时钟的驱动下可以在00到24（或12）间循环计数，并将当前计数的十位和个位以BCD码输出。四具体方案 4.1 图形设计方法 1设计思路我采用了两个同步十进制计数器74160来实现二位十进制计数器，其原理图如图1所示。图1中将个位计数器ONES的输出H0[0]-H0[3]通过一个或非门连接到十位计数器TENS的时钟输入，从而实现个位到十位的进位。当H0[0]-H0[3]，由“1001”变为“0000时”，或非门将产生一个上升沿，从而触发十位数计数器加1。 74160具有一个异步清零脚（CLRN）和一个同步置数脚（LDN），我采用了同步置数脚来实现该计数器的循环计数。图1中24进制计数情况下，当两个计数器的输出为23（即“00100011”）时，通过一个与非门产生一个下降沿并输入到两个计数器的同步置数端，从而实现了循环计数。12进制计数时，只要输出为

实验一十进制计数器的设计与仿真电子科技大学

实验一十进制计数器的设计与仿真一、实验目的熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。二、实验原理该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。（1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。（2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。（3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。（4）不完整的条件语句与语句Q1<=Q1+1构成了加1加法器和4位寄存器。（5）语句（Q1<9）构成了小于比较器，比较器的输出信号控制左侧多路选择器。（6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA 软件平台：Quartus II (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST 起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数

据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。五、实验步骤设计程序： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK; input EN; input RST; input LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0; else if (EN) begin if (!LOAD) Q1 <= DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; Endmodule

三位二进制加法计数器(无效态：001,010)设计一个基于74138的组合电路256进制的加法器

目录 1 课程设计的目的与作用 (1) 2 设计任务 (1) 3 设计原理 (2) 3.1加法计数器 (2) 3.2全加器 (2) 3.3用集成芯片设计一个256进制的加法器 (2) 4实验步骤 (3) 4.1加法计数器 (3) 4.2全加器 (6) 4.3用集成芯片设计一个256进制的加法器 (7) 5仿真结果分析 (8) 6设计总结 (9) 7参考文献 (9)

1课程设计的目的与作用（1）.了解同步计数器及序列信号发生器工作原理；（2）.掌握计数器电路的分析，设计方法及应用；（3）.掌握序列信号发生器的分析，设计方法及应用 2 设计任务 2.1加法计数器（1）.设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路选用与门和与非门等。（2）.根据自己的设计接线。（3）.检查无误后，测试其功能。 2.2全加器（1）.设计一个全加器，选用一片74LS138芯片设计电路。（2）.根据自己的设计接线。（3）.检查无误后，测试其功能。 2.3 256进制的加法器（1）.设计一个256进制的加法器并显示计数，选用两片74L163芯片设计电路。（2）.根据自己的设计接线。（3）.检查无误后，测试其功能。

3 设计原理 3.1加法计数器（1）.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。（2）.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。（3）.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 3.2全加器（1）.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。（2）. 器可以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器 3.3用集成芯片设计一个256进制的加法器选取两片74LS163芯片设计256进制加法计数器。74LS163具有以下功能： A.异步清零功能当0 CR时，其他输入信号都不起作用，由时钟触发器的逻辑 = = CR时，计数器清零。在0 特性知道，其异步输入端信号是优先的，0 R复位计数器也即使异步清零 = CR正是通过D

实验十进制加减法计数器

实验1 十进制加减法计数器实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;

RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5