版图设计中的寄生参数分析
第14章集成电路版图设计资料
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
版图设计中的寄生参数分析
版图设计中的寄生参数分析1．引言正如我们了解的，工艺层是芯片设计的重要组成部分。
一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。
只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。
寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。
既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。
2．寄生参数的种类寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。
2．1 寄生电容图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：图(1) 无处不在的寄生电容由上图我们可以看到寄生电容无处不在。
不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。
但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。
一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。
减少寄生电容可以从以下几个方面入手：(1)导线长度如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。
(2)金属层的选择另一种解决的办法则是你的金属层选择。
起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。
Noisy Quiet图(2) 衬底电容产生的噪声影响如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。
(设法使所有的噪声都远离衬底）因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。
CalibrexRC的使用
CalibrexRC的使⽤Calibre xRC 的使⽤1．版图中的寄⽣参数在使⽤Calibre xRC提取寄⽣参数之前，先介绍⼀下电路中的寄⽣参数。
⼀般来讲，寄⽣参数有寄⽣电阻、寄⽣电容、寄⽣电感等，其中寄⽣电阻和寄⽣电容对电路的影响最为明显。
在版图中，各导电层如铝线、多晶等及导电层之间的接触孔只要有电流通过就会有寄⽣电阻。
两层导电层之间会存在寄⽣电容，寄⽣电容⼀般可分为本征（intrinsic）和耦合（coupled）两种，本征电容是指导电层到衬底（substrate）的电容，它有两种类型，如图1中所⽰：＃1为intrinsic plate电容，＃4和＃5为intrinsic fringe电容；耦合电容是指导电层在不同⽹线之间的电容，图1中＃2、＃3和＃6就属于这种，其中＃2为nearbody 电容，＃3为crossover fringe电容，＃6为crossover plate电容。
图1 寄⽣电容模型电路中寄⽣参数的存在给电路的⼯作造成了⼀定的影响，寄⽣电阻的存在会影响到电路的功耗，寄⽣RC会影响电路中的信号完整性，等等。
所以在版图完成后，必须提取出版图中的寄⽣参数，将它们反标⼊逻辑电路中⼀起进⾏仿真，以此来检查版图设计的准确性。
2．Calibre xRC功能简介Calibre xRC提供了多种寄⽣参数提取解决⽅案。
它可以根据电路设计的不同要求来提取不同的寄⽣参数⽹表，针对全定制电路和模拟电路可以提取晶体管级（transistor level）的⽹表，针对⾃动布局布线产⽣的电路可以提取门级（gate level）⽹表，针对数模混合电路可以提取混合级（ADMS）的电路⽹表。
它还可以根据不同的电路分析要求进⾏提取，针对电路的功耗（Power）分析，只进⾏寄⽣电阻的提取，针对电路的噪声（Noise）分析⽽仅对寄⽣电容的提取，针对电路的时序（Timing）分析⽽提取相应的RC或RCC⽹表，针对电路的信号完整性（Signal Integrity）分析提取寄⽣RC或RCC⽹表。
寄生参数素材课件
目录 Contents
• 寄生参数概述 • 寄生电阻 • 寄生电容 • 寄生电感 • 寄生参数提取技术 • 寄生参数在电路设计中应用案例
01
寄生参数概述
定义与分类
定义
在电子电路中，除元件本身的电 阻、电容和电感等基本参数外， 还存在一些附加参数，称为寄生 参数。
分类
主要包括寄生电阻、寄生电容和 寄生电感等。
降低电路效率
寄生电感可能增加电路中的无功功率，降低电路 的工作效率。
减小寄生电感方法
1 2
优化布线
合理布局导线，减小导线长度和回路面积，降低 寄生电感。
使用低电感元件
选择引脚电感较小的电子元件，降低寄生电感的 影响。
3
采用多层板结构
利用多层板结构，将电源线和地线分别布置在不 同层，减小互感。
05
提高接触质量
优化导体之间的接触质量 ，如采用镀金、镀银等工 艺，降低接触电阻。
优化焊接工艺
改进元器件引脚的焊接工 艺，确保焊接质量良好， 降低引脚电阻。
03
寄生电容
寄生电容产生原因
导线之间电容
由于导线之间存在电场，导线之间会形成电容，即导线间寄生电 容。
元件引脚与地之间电容
元件引脚与地之间存在电场，形成引脚与地之间的寄生电容。
寄生参数影响
01
02
03
04
信号完整性
寄生参数可能导致信号失真、 衰减和噪声增加，影响信号完
整性。
电源完整性
寄生参数可能引起电源波动、 纹波和噪声，影响电源完整性
。
电磁兼容性
寄生参数可能产生电磁干扰（ EMI）和电磁兼容性（EMC）
问题。
电路性能
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计调查报告
关于IC集成电路版图设计的调查报告IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。
一. 版图设计流程集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。
他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。
概括说来，对于复杂的版图设计,一般分成若干个子步骤进行:1.模块划分。
为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
2.布局布线。
布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。
3.版图压缩。
压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。
4.版图检查。
版图检查主要包括三个部分：1. Design Rules Checker（DR C）。
DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。
2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。
ERC检查短路错误后，会将错误提示局限在最短的连接通路上。
3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。
模拟集成电路的设计流程
模拟集成电路的设计流程一、需求分析与规格确定1. 应用场景：了解电路将用于何种设备，如手机、电脑、汽车电子等，以及这些设备对电路的特殊要求。
2. 性能指标：根据应用场景，确定电路的关键性能参数，如增益、带宽、功耗、线性度、噪声等。
3. 工作条件：明确电路的工作电压、温度范围、湿度、震动等环境条件。
4. 成本与尺寸：考虑电路的成本目标和封装尺寸，确保设计在商业上是可行的。
5. 制定规格书：将上述分析结果整理成详细的技术规格书，为后续设计工作提供依据。
二、电路架构设计与仿真在规格确定后，设计师开始进行电路架构的设计。
这一阶段，设计师需要运用专业知识，选择合适的电路拓扑，并进行初步的仿真验证。
1. 电路拓扑选择：根据规格书要求，选择合适的电路拓扑，如运算放大器、滤波器、稳压器等。
2. 元器件选型：根据电路拓扑，选取合适的晶体管、电阻、电容等元器件。
3. 原理图绘制：使用电路设计软件，绘制电路的原理图。
4. 参数调整与优化：通过仿真软件，对电路参数进行调整，以优化电路性能。
5. 仿真验证：进行直流分析、交流分析、瞬态分析等仿真，验证电路在不同工作条件下的性能是否符合规格要求。
三、版图布局与设计规则检查1. 版图绘制：根据原理图，绘制电路的版图，包括元器件布局、连线、焊盘等。
2. 设计规则检查（DRC）：确保版图设计符合制造工艺的设计规则，如线宽、线间距、寄生效应等。
3. 版图与原理图一致性检查（LVS）：通过软件工具，比较版图与原理图是否一致，确保没有设计错误。
4. 参数提取：从版图中提取寄生参数，为后续的版图后仿真做准备。
四、版图后仿真与优化版图设计完成后，需要进行版图后仿真，以验证实际制造出的电路性能。
1. 版图后仿真：利用提取的寄生参数，对版图进行后仿真，检查电路性能是否受到影响。
2. 性能优化：根据仿真结果，对版图进行必要的调整，以优化电路性能。
3. 设计迭代：如果仿真结果不理想，可能需要返回前面的步骤，对电路架构或版图进行重新设计。
完整3D IC寄生参数提取
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一
封装
【 ｌ 】 国 集 成 电 路
Ｃ ｈｉ ｎａ Ｉ ｎｔ ｅｇ ｒ ａｔ ｅｄ Ｃｉ ｒ ｃｕｉ ｔ
４ 结 论
参考文献
白光 Ｌ Ｅ Ｄ封装 制程 中 ，荧光粉 的沉 降现象 显著
地 引起 产 品 Ｃ Ｉ Ｅ — Ｘ Ｙ坐标 漂 移 ．并导 致 光 色参 数变 化 因此 ， 住 闩光 Ｌ Ｅ Ｄ封装制 程 中 ， 利用沉 降理 论和 实验 总结 的 不同规 格 产品在 不同沉 降时 间下 Ｃ Ｉ Ｅ — Ｘ Ｙ 坐标漂移 、色温和显指等光 色参数 变化 的规 律 ， 应 用 于湿 测： ｌ 艺， 可 以提 前 预判 成晶 的 光色参 数 ， 对产
括硅过孑 Ｌ（ Ｔ Ｓ Ｖ） ， 即提取 Ｔ Ｓ Ｖ时 ， 芯片可作为用于 仿真建模 的器件或寄生模型。 但是我们真的可 以将芯片到芯片和芯片到焊球 的互连视为理想状况吗？有很多耦合交互可能会产
生影 响 ， 例 如微 凸块 ／ 柱形 寄 生效 应 、 微 凸块 到微 凸 块 的耦 合 寄生效 应 、凸块 与 芯 片顶端 布 线层 之 间 的 耦 合 ，甚 至是两 个 堆叠 芯 片 的顶 端 布线 层之 间 的耦
以单独提取接 口，然后将这些组件级的寄生效应与
子 电路 的芯 片级 寄生 效应 整合 在 一起 。 第 二种 ， 我 们 可 以提 取 “ ｉ ｎ ｃ ｏ ｎ ｔ ｅ ｘ ｔ ”的所 有 芯片 贴 装 ， 即在 了解 它
芯 片 。这 些 理 论 上 都 可 以实 现 ，但 需 要 大 量 关 于 Ｌ Ｖ Ｓ 规 则 编码 的专 业知识 。 对 于较 简 单 的 ３ Ｄ设 计 ，我 们 可 以避 免 这 种 费 力 的方法 。我们假 定 ， 在 理想 情况 下 ， 最重 要 的寄 生 效应 来 自单 个芯 片 寄生效 应 本身 ，并 且芯 片 之间 的 寄生 效应 是 可 以忽 略不计 的。在 这种 情况 下 ，假 设
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版图设计中的寄生参数分析
1．引言
正如我们了解的，工艺层是芯片设计的重要组成部分。
一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。
只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。
寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。
既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。
2．寄生参数的种类
寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。
2．1 寄生电容
图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：
图(1) 无处不在的寄生电容
由上图我们可以看到寄生电容无处不在。
不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。
但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。
一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。
减少寄生电容可以从以下几个方面入手：
(1)导线长度
如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。
(2)金属层的选择
另一种解决的办法则是你的金属层选择。
起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。
Noisy Quiet
图(2) 衬底电容产生的噪声影响
如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1
的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。
(设法使所有的噪声都远离衬底）因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。
电容大小与平板的间距成反比，一点距离的变化就能引起很大的差别。
另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小，它还与金属层的宽度等其它因素有关。
有些工艺中或许是M2对地的电容要比M4的对地电容大，所以我们不能只凭直觉来判断，一定要通过具体的计算来确认。
(3)金属叠加
在某些电路的上面布金属线，这是在数字自动布局布线中经常会遇到的情况。
各层金属相互交叠，所以在反相器、触发器等都存在寄生电容。
如果不加以干预的话，只是由布线器来操作，那么就有可能毁了你的芯片。
在模拟电路版图设计中，我们经常会人为的将敏感信号隔离开来，尽量避免在敏感电路上面走线，而只是将金属线走在电路之间，这样寄生的参数就小一些且相对容易控制。
2．2 寄生电阻
寄生参数中另一个比较麻烦的要数寄生电阻了。
翻开工艺手册，我们经常能看到每层金属线能够承载的电流。
通过这个参数我们可以计算所需要的金属层宽度。
例如，有一根信号线需要承载1毫安的电流，而工艺手册注明每微米可以走0.5毫安的电流，那么这根金属层的宽度至少要2微米，如图3所示。
下面我们来计算一下这根导线因为寄生电阻而产生的IR压降。
导线的方块电阻Rsqu是0.05Ω，R=Rsqu L/W，V=IR 所以计算得知电压为50毫伏。
它对于一个电压非常敏感的电路来讲就会有很大的影响。
如果这条导线的压降不能超过10毫伏，显然这个设计就是失败的。
所以这就意味着我们必须将导线宽度增加5倍才能满足这一要求。
为了降低寄生电阻，就需要确保使用最厚的金属层。
正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。
如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并联结构，大大降低了电阻。
因此，并联布线是降低大电流路径电阻的有效方法，而且还能节省一定的面积。
如图3所示。
图(3) 金属并联结构降低电阻
2．3 寄生电感
当你的电路是在一个真正的高频的情况下工作时，导线也开始存在了电感效应。
解决寄生电感的方法就是试着去模拟它，把它当成电路中的一部分。
首先你需要尽早的完成你的布局，好让电路设计者较早的看到导线究竟能有多长，然后估计出可能引起的电感。
版图设计过程中尤其注意不要因为电感耦合而影响其它部分。
2．4 器件的寄生参数
器件本身就具有寄生参数
CMOS晶体管的例子
（1）
当源或漏上的电压发生变化时，阱电容会使这一变化变慢。
当有一个电压加到栅上时，栅电容会使它变慢。
多晶硅栅的串联电阻与栅电容一起形成了一个RC时间常数，它使器件进一步变慢。
几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。
减少CMOS器件寄生参数的技术就是减少栅的串联电阻。
任何其它在内的寄生参数是没有办法改变的。
如果我们降低了多晶硅栅的串联电阻，就降低了RC时间常数，从而改善了器件的速度。
我们可以通过把多晶硅栅分成多个“指状“结构，然后用导线将它们并联起来以降低电阻。
例如把器件分为两个就可以把RC时间常数降低4倍。
通过分成多个器件以及源漏共享可以大大减小CMOS晶体管上的寄生参数影响。
（2） 双极型晶体管的例子
在双极晶体管中，集电极从注入的N区直接向下到衬底也存在寄生电容。
需要明白的是，对于双极晶体管器件来说，我们几乎没有什么手段加以改进。
不过，由于事先我们已经对器件进行了精确的测量并建立了模型，所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了。
需要了解的是两个晶体管相互靠近时会对电路不利。
如图5所示，两个双极器件的集电极靠近放置，集电极和衬底之间不可避免地存在着寄生电容，而衬底本身也存在着寄生电阻将两个双极器件连接起来。
采用全定制技术可以把器件做得小一些。
通常是把一些较小的器件做成一个大的器件，将它们放在同一个阱里面，减少对衬底的寄生电容。
例如你有许多并联的双极型晶体管而不是许多单个的晶体管需要布线，可以考虑把它们的集电极合成一个。
图(5) 两个Bipolar 器件的寄生参数
闩锁效应就是由于器件寄生而产生的典型电路，我们不妨分析一下它的产生原因以及如何更好地采
取措施防范它的发生。
图(6) b PN 结的截面图
图(6) a CMOS 对图(6) c PN 结电路图
当两个MOS 晶体管被制造的时候形成两个寄生双极型晶体管：
一个平行的NPN 和一个垂直的PNP 。
在正常情况下，结构中的PN 结应为反向偏置。
然而，如果两个双极型晶体管因某种原因工作在放大区，电路会出现很多的正反馈，引起两个双极型晶体管传导剧烈。
我们来假设晶体管都是有源的而且NPN 晶体管的基极电流因某种原因增加了I ，那么NPN 晶体管的集电极电流则增加了βI ，如果R2被忽略，这个电流又由PNP 晶体管的基极流入。
结果，PNP 晶体管集电极电流增加到βnpnβpnpI,最后，如果R1被忽略，这个电流流回NPN 晶体管的基极。
这个分析说明电路
产生一个与开始的扰动同向的增长电流，因此反馈是正向的。
在这种情况下，在电源和地之间就产生了巨大的电流通过，一直到电源关闭或者电路烧毁。
预防闩锁效应的方法：
（1）使用Guard ring ：一方面可以降低Rwell和Rsub的阻值，另一方面可以阻止载子到达BJT的基极。
（2）Substrate contact和well contact应该尽量靠近source,并且Substrate contact和well contact的孔间距都应该尽量小，以降低Rwell和Rsub的阻值。
（3）使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos和nmos之间，以降低引发闩锁效应的可能。