一种CABAC解码引擎的芯片实现
H.264解码器中CABAC硬件加速器的实现
H.264解码器中CABAC硬件加速器的实现
洪佳华;林涛
【期刊名称】《电子设计应用》
【年(卷),期】2007(0)3
【摘要】在H.264解码器中,为了能够完成高清码流的实时解码任务,本文提出了一种CABAC硬件加速器的设计方案.通过采用高效率的状态机和流水线结构,该方案可在每1～3个时钟周期内完成1bit数据的解码.本设计在中芯国际0.18μm CMOS工艺标准单元库的基础上进行综合,硬件加速器面积为0.38mm2,工作时钟频率可达166MHz.
【总页数】3页(P81-83)
【作者】洪佳华;林涛
【作者单位】同济大学超大规模集成电路研究所;同济大学超大规模集成电路研究所
【正文语种】中文
【中图分类】TN4
【相关文献】
1.h.264帧内预测算法及其在解码器中的硬件实现 [J], 郑长春
2.H.264及AVS双模视频解码器中帧内预测的硬件设计与实现 [J], 姜弢;周佩海;MIN;Bahadur;K．C
3.H.264/AVC中CAVLC解码器的硬件设计与实现 [J], 吴培毅;于映
4.HEVC中CABAC解码器的硬件设计与实现 [J], 袁星范;蔡敏
5.H.264中CABAC解码器的硬件设计与实现 [J], 孙琦仰;林涛;周开伦;焦孟草因版权原因，仅展示原文概要，查看原文内容请购买。
H.264中CABAC解码器的硬件设计与实现
度较 快 的 Ｃ Ｂ Ｃ硬件 加速 器 的设计 方案 ，并 最终 在 Ａ Ａ
ＦＧ Ｐ Ａ上 实现 了这 一 设计 。
２０ ０ ７年 第 ６期 （ 第 ２ ） 总 ０期 １
维普资讯
有 线 电视 技 术
数字电视
所 示 。算 术解 码 部分 解 出一 个 比特 的值 ， 每一 个句 解 法 元 素都 要调 用这 一过 程 。 Ｈ．６ 在 ２ ４中二进 制算术 解
性 能 。Ｈ．６ ２ ４采 用 了两 种 熵编码 方 法 ， 一 种 为基 于 第 上下 文 的变 长 编 码 （ Ａ Ｌ Ｃ ｎｅｔ Ａ ａ ｔ ｅ Ｃ Ｖ Ｃ： ｏ ｔ — ｄ ｐｉ ｘ ｖ Ｖ ｒ ｂｅ Ｌ ｎ ｔ ｏ ｉｇ ，另 一种 则 是基 于 上 下文 的 ａｉ ｌ ｅｇｈ Ｃ ｄｎ ） ａ 二进 制算 术编 码 （ Ａ Ａ Ｃ ｎｅｔ Ａ ａ ｔ ｅ Ｂｎ ｒ Ｃ Ｂ Ｃ： ｏｔｘ－ ｄ ｐｉ ｉａｙ ｖ
际标 准化 组织 （Ｓ 公 布 的新 一代 数字 视频 编码 标 准 ＩＯ）
２ Ｃ ＡＣ解 码 流 程 ＡＢ
二进 制 算术 编 码 之 所 以能 够 有 较 高 的编 码 效 率 是 因为 其 编码 思 想 是用 ０到 １的 区 间上 的一 个 数来 表 示一个 字 符输人 流 ， 它的本 质 是为 整个 输 人流 分 配
维普资讯
数字电视
有线 电视技术
孙 琦 仰 林 涛 周 开伦 焦孟 草 同济大学超大规模集成电路研究所
摘 要 ： 了能 够 实 时解 高清 视 频 码 流 ， 文 提 出了 一 种 高性 能 的 Ｃ Ｂ Ｃ 解 码 器 的 硬 件 设 计 方 案 。 化 了 二 进 制 算 为 本 Ａ Ａ 优 术 解 码 的 流 程 ， 且 利 用 有 效 的流 水 线 机 制 和 良 好 的 存 储 系 统 ， 大 地 提 高 了 解 码 速 度 ， 到 了预 定 的 要 求 ， 后 在 并 极 达 最
HEVC中CABAC解码器的硬件设计与实现
Ｖ０ １ ． ２ ４ Ｎｏ ． ２ ２
电子 设计 工程
Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ Ｄｅ ｓ ｉ ｇ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ
２ ０ １ ６年 １ １ 月
ＮＯ Ｖ ． ２ ０ １ ６
Ｈ Ｅ Ｖ Ｃ中Ｃ Ａ Ｂ Ａ Ｃ解码 器的硬件设计 与实现
ＣＡ ＢＡＣ ｄ ｅ ｃ ｏ ｄ ｅ ｒ ｉ ｓ ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ，ａ ｎ ｄ ｔ ｈ ｅ ｈ ａ ｒ ｄ ｗａ ｒ ｅ ｓ ｔ ｒ ｕ ｃ ｔ ｕ ｒ ｅ ｏ ｆ ｔ ｈ ｅ ｓ ｉ ｎ ｇ ｌ ｅ ｃ ｙ ｃ ｌ ｅ ｄ ｅ ｃ ｏ ｄ ｉ ｎ ｇ １ ｂ ｉ ｔ ｉ ｓ ｏ ｐ ｔ ｉ ｍｉ ｚ ｅ ｄ ，ａ ｎ ｄ ｔ ｈ ｅ ｐ ｉ ｐ ｅ ｌ ｉ ｎ ｅ ｓ ｔ ｒ ｕ ｃ ｔ ｕ ｒ ｅ ｉ ｓ ｕ ｓ ｅ ｄ ｔ ｏ ｉ ｍｐ ｒ ｏ ｖ ｅ ｈｅ ｔ ｄ ｅ ｃ ｏ ｄ ｉ ｎ ｇ ｐ ｅ ｆｏ ｒ ｒ ｍａ ｎ ｃ ｅ ．Ｗ ｉ ｔ ｈ ｔ ｈ ｅ Ｏ ． １ ８ Ｉ ｘ ｍ ＣＭＯ Ｓ ｐ ｒ ｏ ｃ ｅ ｓ ｓ ．ｔ ｈ ｅ ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｅ ｄ ａ ｒ ｅ ａ ｉ ｓ ９ ７ Ｋ ｌ ｏ ｇ ｉ ｃ
Ａ ｂ ｓ ｔ ｒ ａ ｃ ｔ ： ｃ ｏ ｎ ｔ ｅ ｘ ｔ ｂ ａ ｓ ｅ ｄ ａ ｄ ａ ｐ ｔ ｉ ｖ ｅ ｂ ｉ ｎ ａ ｒ ｙ ａ ｉ ｒ ｔ ｈ ｍ ｅ ｔ ｉ ｃ ｅ ｎ ｃ ０ ｄ ｉ ｎ ｇ （ Ｃ Ａ Ｂ Ａ Ｃ ）ｉ ｓ ａ ｋ ｉ ｎ ｄ ｏ ｆ ｈ ｉ 【 ｇ ｈ ｅ ｉｃ ｆ ｉ ｅ ｎ ｔ ｅ ｎ ｔ ｒ ｏ ｐ ｙ ｅ ｎ ｃ ｏ ｄ ｉ ｎ ｇ ｕ ｓ ｅ ｄ ｉ ｎ
ｇ ａ ｔ ｅ ｓ ， ｈｅ ｔ ｗｏ ｒ ｋ ｉ ｎ ｇ ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ ｉ ｓ ２ ５ ０ ＭＨｚ ， ｔ ｈ ｅ ｄ ｅ ｃ ｏ ｄ ｉ ｎ ｇ ｓ ｐ ｅ ｅ ｄ ｒ ｅ ａ ｃ ｈ ｅ ｓ ｌ ｂ ｉ ｔ ／ ｃ ｙ ｃ ｌ ｅ ，ｗ ｈ ｉ ｃ ｈ ｉ ｓ ｓ ｕ ｉ ｔ ａ ｂ ｌ ｅ ｆ ｏ ｒ ｔ ｈ ｅ ｉ ｆ ｅ ｌ ｄ ｏ ｆ ＨＤ ｖ ｉ ｄ ｅ ｏ ．
高效的CABAC解码器设计及FPGA实现的开题报告
高效的CABAC解码器设计及FPGA实现的开题报告一、研究背景随着视频编码标准的不断升级，CABAC（Context-Adaptive Binary Arithmetic Coding）逐渐成为了现代视频编码中广泛使用的一种数据压缩技术。
基于CABAC的视频编码标准有H.264/AVC、HEVC等。
CABAC算法采用了上下文自适应二元算术编码，具有高压缩比、低码流和良好的可扩展性等优点，但是其解码过程需要大量的计算，因此设计高效的CABAC解码器对于提高视频传输性能具有重要意义。
二、研究目的和意义CABAC解码器是视频解码器中的重要组成部分，其运算需求较大，且占据解码器的大部分时间。
因此，设计高效的CABAC解码器，可以加快视频解码过程，提高解码性能，对于视频类应用的实时性、流畅性等方面具有重要意义。
三、研究内容和方案本文拟研究高效的CABAC解码器设计及FPGA实现，具体研究内容和方案如下：1. 分析CABAC解码器的流程和特点，确定解码器的整体结构和算法实现。
2. 优化解码器算法，提高解码效率、降低功耗等。
3. 设计CABAC解码器的硬件框架，并实现在FPGA上。
4. 对设计的CABAC解码器进行性能测试和实验验证，测试包括解码效率、功耗、资源占用等方面。
五、预期成果通过本论文的研究，预期获得以下成果：1. 设计一种高效的CABAC解码器，对CABAC算法进行优化，提高解码效率，降低功耗。
2. 实现CABAC解码器在FPGA平台上的硬件框架，验证解码器的正确性和可行性。
3. 给出CABAC解码器的性能测试结果和实验验证，涵盖解码效率、功耗、资源占用等方面。
六、论文结构安排本论文拟分为六个章节。
第一章：引言第二章：CABAC算法及其解码原理第三章：CABAC解码器硬件框架设计第四章：CABAC解码器算法优化第五章：CABAC解码器FPGA实现第六章：结论及展望七、参考文献[1] B. B. Zhou, G. J. Sullivan, J. W. Chen, T. Chen, and J. R. Ohm. A comparative study of context-based adaptive binary arithmetic coding(CABAC) engines for the H. 264/AVC baseline profile. In Circuits and Systems, 2005. ISCAS 2005. IEEE International Symposium on, volume 3, pages 1971–1974. IEEE, 2005.[2] K. R. K. Reddy, S. Mohan, and P. Subbarao. Design and implementation of CABAC decoding engine on FPGA. In VLSI Design and Test Symposium (VDAT), 2016 20th, pages 1–5. IEEE, 2016.。
HEVC中CABAC解码器的硬件设计与实现
HEVC中CABAC解码器的硬件设计与实现袁星范;蔡敏【摘要】context based adaptive binary arithmetic encoding(CABAC) is a kind of high efficient entropy encoding used in HEVC, which has a high compression ratio, but it is complex and difficult to be parallel. In this paper, a high performance CABAC decoder is designed, and the hardware structure of the single cycle decoding 1bit is optimized, and the pipeline structure is used to improve the decoding performance. With the 0.18 μm CMOS process, the integrated area is 97K logic gates, the working frequency is 250MHz, the decoding speed reaches 1bit/cycle, which is suitable for the field of HD video.%基于上下文自适应二进制算术编码（CABAC）是HEVC中采用的一种高效熵编码，具有很高的压缩比，但实现结构复杂，且很难并行化。
本文设计了一个高性能的CABAC解码器，并对单周期解码1bit的硬件结构进行了优化，同时采用流水线结构，进一步提高了解码性能。
采用0.18μm CM OS工艺，综合后面积为48K个逻辑门，工作频率为250 MHz，解码速度达到1 bit/cycle，适用于高清视频领域。
一种高效的CABAC解码器硬件结构设计
一种高效的CABAC解码器硬件结构设计
徐美华;吴明;周杰
【期刊名称】《中国图象图形学报》
【年(卷),期】2006(011)011
【摘要】相对于其他熵编码而言,基于上下文的自适应二进制算术熵编码(CABAC)具有更大的数据压缩率,但由于其运算复杂,访问存储设备频繁,导致编/解码率较低.针对影响CABAC解码速度的"瓶颈"问题,提出了一种高效的CABAC解码器硬件结构,包括新的存储访问方式、优化的解码核心单元结构以及子解码器级联的方式.实验结果表明,该硬件结构可显著提高CABAC的解码效率.
【总页数】4页(P1588-1591)
【作者】徐美华;吴明;周杰
【作者单位】上海大学机电工程与自动化学院,上海,200072;上海市电站自动化技术重点实验室,上海,200072;上海大学机电工程与自动化学院,上海,200072;上海大学机电工程与自动化学院,上海,200072
【正文语种】中文
【中图分类】TN911.72
【相关文献】
1.一种高效的H.264 CABAC解码器的VLSI结构 [J], 石迎波;李云松;张建龙
2.AVS插值算法的一种高效的硬件结构设计与实现 [J], 胡倩;虞露
3.一种新型H.264 CABAC编码器硬件结构设计 [J], 何俊;王阳明
4.一种高性能CABAC解码器结构 [J], 王勇;詹陈长;赵爽;周晓方;周电
5.一种HEVC全系统低冗余CABAC解码器 [J], 林子明;梁利平
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一种低硬件消耗的CABAC编码器研究与实现
中 图分 类号 ：Ｎ ７ Ｔ ４
文献标 识码 ： Ｂ
文章编 号 ：０ ２— ２ ９ ２ １ ）６— ０ ７— ４ １０ ２ ７ （ ０ ０ Ｏ ０ １ ０
Ａ ｓｒｃ ： ｏ ｔ ｔ ａｅ ｄｐｉｅＢｎｒ ｒｈ ｔ ｏｉｇ Ｃ Ａ ）ｓ ｎ ｆｈ ｏｔｍｐｒ ｎ ｂｔａ ｔＣ ｎｅ —Ｂ ｓｄＡ ａｔ ｉａｙ ｉ ｍｅ ｃＣ ｄｎ （ ＡＢ Ｃ ｉ ｏ ｅｏ ｅ ｓ ｉ ｏｔ ｔ ｘ ｖ Ａｔ ｉ ｔ ｍ ａ
ｉ ｎ ｖ ｔｖ ｅ ｈ ｉ ｕ ｓｉ ２ ４ ｎ ｏ ａｉｅ ｔｃ ｎ ｑ ｅ ｎ Ｈ． ６ ／ＡＶＣ．Ｂｙ ｃ ｍｂｉｉ ｇ ａ ｉｈ ｔ ｎ ｏ ｉ ｇ ａ ｄ ｐｔ ｅ ｃ ｎ ｅ ｔ—ｍｏ ｅ ｔ ｏ ｎ ｎ ｒｔ ｍｅｉ ｅ ｃ ｄ ｎ ｎｄ ａ ａ ｉ ｏ ｔｘ ｃ ｖ ｄ ｌｉ ｃ ｎ ｇ ｔａ ｈ ｇ ｃ ｍｐ ｅ ｓｏ ａｉ ａ ｅ ｉ ｈ ｏ ｒ ｓ ｉｎ ｒ ｔｏ．ｉ ａ ｅ ｈ ｎ ｅ ９％ ～１ ｔｃ ｎ ｎ ａ ｃ ４％ ｄ ｔ ｏ ｒ ｓ ｉｎ ｅ ｃｅ ｃ ａ ａａ ｃ ｍｐ ｅ ｓｏ ｆ ｉ ｎ ｙ ｃ ｍｐａｅ ｏ ｉ ｒ ｄ ｔ
Ｒｅ ｅ ｒ ｈ ａ ｄ Ｉ ｐｅ ｅ ｔ ｔ ｎ ｏ ｏ Ｈａ ｄ ｒ ｓ ｓ ａ ｃ ｎ ｍ ｌｍ ｎ ａ ｉ ｆａ Ｌ ｗ ｒ ｗａ ｅ Ｃｏ ｔＣＡＢ ｏ ＡＣ ｃ ｄ ｒ Ｅｎ ｏ ｅ
Ｚ ＨＡＯ Ｐ ｉ Ｌ Ｕ Ｙｉｇ—ｚ ｅ Ｗ ＡＮＧ Ｊｎ —ｘａ ｇ ｅ，Ｉ ｎ ｈ， ｉ ｉｎ （ ＭＥ Ｈ ｒｉ １００ ，ｈｎ ） Ｈ Ｃ， ａｂ ５０ １Ｃ ｉ ｎ ａ
H.264解码器中CABAC硬件加速器的实现
整 ２ 在 Ｈ． ６ ２ ４解 码 器 的 输 入 码 流 据 的解 码 ，对 每 个 句 法 元 素进 行 解 合 的 解 码方 案 ， 个 解 码器 由 ３ 位 Ｐ Ｐ结 构 的运 算 单 元和 硬 件 中 ，数 据 的 基 本 单 位 是 句 法 元 素 码 都 需 要调 用该 过 程 。 ２ ４ Ｈ．６ 中二 进 Ｃ Ｕ、ＤＳ （ ｙ ｔｘＥ ｅ ｎ） Ｓ ｎａ ｌｍｅ ｔ，码 流 是 由一 个 个 制 算 术 解 码 有 三种 模 式 ：规 则 解 码 加 速器 组 成 。ＣＡＢＡＣ熵 解码 部 分 ， 句 法 元 素依 次 衔 接 而成 的 。每 个句 （ ｃ ｄ Ｄｅ ｉ ｉ ｎ 、 旁 路 解 码 主 要 是一 些 判 断 和分 支 操 作 ，数 据 Ｄｅ ｏ ｅ ｃ ｏ ） ｓ
０３ ｍｍ ．８ ，工 作 时钟 频 率 可达 １ ６ ６ ＭＨｚ 。
关 键 词 ：Ｃ Ｂ Ｃ；Ｈ２ ４ Ａ Ａ ． ；硬 件 加 速 器 ６
引 言
Ｄｅ ｏ ＢＹＰ ｓ 和 结 束 解 码 ａ ） ｓ 法 元 素 由若 干 比特 组 成 ， 示 某 个 （ ｃ ｄｅ 表
２ ４定 义 的 （ ｃ ｄ ｅｍｉａｅ。对 不 同句 法 元 Ｄｅ ｏ ｅＴ ｒ ｎ ｔ） Ｈ．６ ２ ４是 由国 际 电信 联 盟 （ Ｕ） 特 定 的 物 理 意 义 。在 Ｈ．６ Ｉ Ｔ
ＣＡＢ ＡＧ硬 件 加 速器 的 架 构 设 计
Ｈ．６ ２ ４解 码器 的软 ， 件 划 分 硬 Ｈ．６ 解 码过 程 采 用 软 ／ 件 联 ２４ 硬
二 进 制 算术 解 码 和 归 一 化
二 进 制 算 术 解 码 是 ＣＡＢＡＣ解 Βιβλιοθήκη Ｃ ＡＣ解 码 算 法 ＡＢ
码 的核 心 部 分 ，该 过程 实 现 ｌｉ数 ｂｔ
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２ ＣＡＢ ＡＣ算法 结构
２ ． １ 算 术编 码 算 法 编 码 基 本 思 想 是使 用 ０ ～ １ 之 间 的一 个 数 来 表示 一 个 完 整 的字 符 流 。它 的本 质 是 为 整个 字 符流 分 配 一 个 码 字 ，而 非 对 单 个 字 符分 配 。编 码 的方 式 为 区间 逐 次 递进 ［ ６ １ 。设 定 区 间长 度 为 ，每 读 入 一 个 字 符 ，根 据 相 应 概 率 表 更新 成 新 的 区 间范 围 和 长度 。 当读 入 最 后 一个 字符 ，则 从 最 终 区 间 中任 意 输 出一 个 数 值 ， 即得 到 该 字 符 串 的编 码 形 式 。
递进公式如下 ：
；
表 １ 字符流 Ａ Ｃ Ｃ Ｄ Ｂ编码实例
主笪 垒 旦 旦
嵩
ｆ １
Ｒ ；
ｏ
．
：
Ｒ ｆ 。 ＋ Ｉ ∑
，
（ １ ）
，、
输 入
Ｌ
Ｄ ０ ． １ ４ ８ ］
… ［ ０ Ｉ ｏ ｌ ２ ］［ ０ ＿ １ ｏ ， ｏ ｌ ｌ ６ 】【 ｏ ． １ ３ ｏ ＇ ０ ｌ １ ４ ８ ］
所采 用 ［ 。Ｃ ＡＢ ＡＣ 比 ｂ ａ ｓ ｅ ｌ ｉ ｎ ｅ模 式 下 的 Ｃ Ａ ＶＬ Ｃ在 压 缩 率 方 面 提 高 １ ４ ％［ ３ ’ ４ ］ ，代 价 是 复 杂 度 高 。上 下 文
相 关 的 特 性使 得 它 很 难 被 并 行 化 。故 高效 的 Ｃ ＡＢ ＡＣ 编 解码 器 是 一 个 值 得 研 究 的课 题 。其 中编 码 器 和 解 码 器 应 用 场 景不 同 ，例 如 一 般情 况 下 ，视 频 的存 储 、传输 用 到编 码 器 ；而视 频 的播 放 是 使 用 解 码 器 ， 在 这 种 情 况 下 ，解 码 器 的 实 时性 要 求 要 高 于 编 码 器 。文 本 从 性 能 的角 度 出发 ，仅 探 讨 高 效 的 Ｃ ＡＢ ＡＣ
基 金 项 目 ｔ国 家 高 技 术 研 究发 展 计 划 项 目 “ ８ ６ ３ ”项 目 （ ２ ０ ０ ９ ＡＡ ０ １ １ ７ ０ ２ ） ；国 家 自然科 学 基 金 项 目 （ ６ ０ ８ ０ ３ ０ １ ８ ） ＃通信作者 ｔ Ｅ ｍａ ｉ ｌ ：Ｌ ｉ ｕ ｌ ｂ ＠ｔ ｓ ｉ ｎ ｇ ｈ ｕ ａ ． ｅ ｄ ｕ ． ｃ ａ
实 现 方 法 ， 通 过 查 表 替 换 、 分 支 预 测 、 逻 辑 调 整 、 反 相 器 优 化 等 关 键 路 径 优 化 方 法 和 寄 存 器 精 简 等 面 积 优 化 方 法 进 一
步提 高 了解码 性 能 。经过 芯 片验证 ，Ｃ ＡＢ ＡＣ 解 码 引擎性 能提 高 到 ２ ５ ０ Ｍｂ ｐ ｓ ，面积 减少 ４ ６ ％，峰 值工 作情 形下 功 耗
Ｂ
Ａ
Ｃ
Ｃ
Ｒ＾ 枷 ＝ Ｒｆ 。 ｗ＋ Ｌ
？
１
０ ． ２
０ ． ０ ６
０ ． ０ １ ８
［ ０ ． １ ４ ４ ４ ， ［ ０ ． １ ４ ５ １ ２ ， ０ ． １ ４ ６ ２ 】
收 稿 日期 ｔ ２ ０ １ ２ － ０ １ ・ ０ ４
修 订 日期 ：２ ０ １ ２ — ０ ２ － １ ６
Ａｐ ｒ ｉ ｌ ， ２ ０１ ３
一
种Ｃ Ａ Ｂ Ａ Ｃ 解 码 引擎 的芯片 实现
刘 雷 波拌 ， 王星 ， 殷 崇勇 ， 尹 首一 ， 魏 少 军
朱敏，
（ 清 华 大 学 微 纳 电子 学 系 ， 清 华 大 学 Ｉ ｎ ｔ ｅ ｌ 移 动 计 算 研 究 中 心 ，清 华大 学 信 息 技 术 国 家 实验 室 ，北 京 １ ０ ０ ０ ８ ４ ）
１ ． ０ ３ ｍＷ ， ２ ６ ． ８ ｋ逻 辑 门 ， 解码速率 ２ ５ ０ Ｍｂ ｉ ｎ ／ ｓ 。 远 大 于 Ｈ２ ６ ４ Ｈｉ ｇ ｈ Ｐ ｒ ｏ ｉ ｆ ｌ ｅ Ｌ ４ ． １最 大 视 频 比特 率 （ ５ ０ Ｍｂ ｐ ｓ ） ，
满 足 下 一 代 ＱＦ ＨＤ 的最 大 解 码 速 率 要 求 ［ 。
１ ． ０ ３ ｍＷ ， 满 足 下 一 代 视 频 编 解 码 协 议 （ ＱＦ ＨＤ） 的 需 求 。
关键 词 ｔ Ｃ Ａ ＢＡ Ｃ；Ｈ． ２ ６ ４；单周 期 Ｃ ＡＢ ＡＣ解码 引擎
中 圈分类 号 ｔ Ｔ Ｎ４ １ ／ ４ ９ ５ 文献标 识码 ｔ Ａ
１
引 言
Ｃ ＡＢ ＡＣ（ 上 下 文相 关 二 进 制 算 术编 码 ） 是 一 种 高 效 的熵 编 码 方 式 ， 被 最 新 的 视频 编 解 码 标 准 Ｈ． ２ ６ ４
解 码 引擎 的实 现 。
本 文基 于 前 人 的工 作【 ¨ ，提 出单 周 期 Ｃ ＡＢ ＡＣ 解码 引擎 的改 进 结 构 ，优化 了面 积 、关 键 路 径 等 特 性 ， 最 终 用 ＵＭＣ． １ ８ 工 艺 进 行 了硅 验 证 。封 装 完 芯 片 工作 在 ２ ５ ０ ＭＨｚ ，静 态 功 耗 ２ ． ５ ｕ ｗ ，动 态 功 耗
摘 要 。Ｃ Ａ ＢＡ Ｃ（ Ｃ ｏ ｎ ｔ ｅ ｘ ｔ ． ｂ ａ ｓ ｅ ｄ Ａｄ ａ ｐ ｔ ｉ ｖ ｅ Ｂｉ ｎ ａ ｒ ｙ Ａｒ ｉ ｔ ｈ ｍｅ ｔ ｉ ｃ ｃ ｏ ｄ ｉ ｎ ｇ ）是 Ｈ． ２ ６ ４中所 采用 的一种 高效熵 编码 ，压 缩率
高 ，但 结构 复杂 ，硬件 实现 难度 大 。本 文在 Ｐ Ｚ ｈ ａ ｎ ｇ ２ ０ ０ ８年 的工作【 】 基础 上提 出一种 单周 期 Ｃ ＡＢ ＡＣ解 码 引擎 的优化
第 １ ８卷 第 ２期 ２ ０ １ ３ 年 ４月
文章编号 ：１ ０ ０ ７ — ０ ２ ４ ９（ ２ ０ １ ３ ） ０ ２ － ０ ０ ０ ６ － ０ ６
电路 与 系 统 学 报
Ｊ ＯＵＲ ＮＡＬ ｏＦ ＣＩ ＲＣＵＩ ＴＳ ＡＮＤ Ｓ ＹＳ Ｔ ＥＭ Ｓ
Ｖｏ １ ． １ ８ ＮＯ ． ２