2006031459 黄德荣 5位逐级进位和超前进位加法器设计资料
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深圳大学实验报告
课程名称：VHDL数字电路设计教程
实验项目名称：5位逐级进位和超前进位加法器设计学院：信息工程学院
专业：电子信息工程
指导教师：梁松海
报告人：黄德荣学号：20006031459 班级：1班实验时间：2008.10.22
实验报告提交时间：2008.11.5
教务处制
对每一位都使用了全加器FAU，图中a和b是输入位，cin是进位输入位。S是求和
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。