集成电路版图设计基础---模拟IC版图
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集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
CMOS模拟集成电路设计-ch18版图
因此，衬底与芯片内部的“地”连接到一起连接到外部， 并且模拟与数字分开
减小衬底耦合效应的措施
地反射（续） 衬底应与那个“地”相连？
与瞬态电流以及LA、LD的大小决定。
减小衬底耦合效应的措施
地反射（续）
由于地反射，单端输入的参考电位 会受到严重影响。可采用差动的工 作方式。
S: 间距
Spacing should be as small as possible.
S – L ↓ as mutual inductance decreases.
Use minimum metal spacing in the technology
N: 圈数
Use a value that gives a layout convenient to work other parts of circuits
Poly-poly (option)
Metalmetal
Metalsubstrate
Metalpoly
Polysubstrate
Junction capacitors
Capa. [aF/mm2]
5300 1000
50 30~40 50~60
120 ~1000
VC [ppm/V]
huge 10 20
big
A good design usually has D < 200 mm
W: 线宽
Medal width should be as wide as possible. W – Q as Rs However, W > Wopt, skin effects appear in metal traces, increasing Rs. A good design uses 10 mm < W < 20 mm
减小衬底耦合效应的措施
地反射（续） 衬底应与那个“地”相连？
与瞬态电流以及LA、LD的大小决定。
减小衬底耦合效应的措施
地反射（续）
由于地反射，单端输入的参考电位 会受到严重影响。可采用差动的工 作方式。
S: 间距
Spacing should be as small as possible.
S – L ↓ as mutual inductance decreases.
Use minimum metal spacing in the technology
N: 圈数
Use a value that gives a layout convenient to work other parts of circuits
Poly-poly (option)
Metalmetal
Metalsubstrate
Metalpoly
Polysubstrate
Junction capacitors
Capa. [aF/mm2]
5300 1000
50 30~40 50~60
120 ~1000
VC [ppm/V]
huge 10 20
big
A good design usually has D < 200 mm
W: 线宽
Medal width should be as wide as possible. W – Q as Rs However, W > Wopt, skin effects appear in metal traces, increasing Rs. A good design uses 10 mm < W < 20 mm
芯片设计：CMOS模拟集成电路版图设计与验证：基于Caden
芯片设计：CMOS模拟集成电路版图 设计与验证：基于Caden
读书笔记模板
01 思维导图
03 读书笔记 05 作者介绍
目录
02 内容摘要 04 目录分析 06 精彩摘录
思维导图
关键字分析思维导图
版图
集成电路
参数
方法
电路
设计
模拟
设计
版图
模拟 版图
运算
集成电路
设计
集成电路
第章
验证
放大器
流程
内容摘要
工具简介
4.3 Mentor Calibre DRC验证
4.4 Mentor Calibre
nmLVS验证
4.5 Mentor Calibre寄生 参数提取 （PEX）
5.2单级跨导放大 器电路的建立和前
仿真
5.1设计环境准备
5.3跨导放大器版 图设计
5.4跨导放大 1
器版图验证与 参数提取
5.5跨导放大
本书主要依托CadenceIC617版图设计工具与MentorCalibre版图验证工具，在介绍新型CMOS器件和版图基本 原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用CadenceIC617与MentorCalibre进行CMOS模 拟集成电路版图设计、验证的基础知识和方法，内容涵盖了纳米级CMOS器件，CMOS模拟集成电路版图基础， CadenceIC617与MentorCalibre的基本概况、操作界面和使用方法，CMOS模拟集成电路从设计到导出数据进行流 片的完整流程。同时分章节介绍了利用CadenceIC617版图设计工具进行运算放大器、带隙基准源、低压差线性稳 压器等基本模拟电路版图设计的基本方法。最后对MentorCalibre在LVS验证中典型的错误案例进行了解析。本书 通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方 法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证 的工程师，都会起到有益的帮助。
读书笔记模板
01 思维导图
03 读书笔记 05 作者介绍
目录
02 内容摘要 04 目录分析 06 精彩摘录
思维导图
关键字分析思维导图
版图
集成电路
参数
方法
电路
设计
模拟
设计
版图
模拟 版图
运算
集成电路
设计
集成电路
第章
验证
放大器
流程
内容摘要
工具简介
4.3 Mentor Calibre DRC验证
4.4 Mentor Calibre
nmLVS验证
4.5 Mentor Calibre寄生 参数提取 （PEX）
5.2单级跨导放大 器电路的建立和前
仿真
5.1设计环境准备
5.3跨导放大器版 图设计
5.4跨导放大 1
器版图验证与 参数提取
5.5跨导放大
本书主要依托CadenceIC617版图设计工具与MentorCalibre版图验证工具，在介绍新型CMOS器件和版图基本 原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用CadenceIC617与MentorCalibre进行CMOS模 拟集成电路版图设计、验证的基础知识和方法，内容涵盖了纳米级CMOS器件，CMOS模拟集成电路版图基础， CadenceIC617与MentorCalibre的基本概况、操作界面和使用方法，CMOS模拟集成电路从设计到导出数据进行流 片的完整流程。同时分章节介绍了利用CadenceIC617版图设计工具进行运算放大器、带隙基准源、低压差线性稳 压器等基本模拟电路版图设计的基本方法。最后对MentorCalibre在LVS验证中典型的错误案例进行了解析。本书 通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方 法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证 的工程师，都会起到有益的帮助。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
第7章-电感版图
集成电路版图基础 ——电感版图设计
基本IC单元版图设计 – 电感
基本电感： - 如果导线上有电流，那么它产生的磁场会使附近导线产生电流， 即第二根导线会感应出电流，这称为“电感”。 - 磁场不仅会与周围的ic器件相互作用，而且对导线本身的电流 产生影响，这种现象称为“自感”。 - 稳定的直流电流会产生静止的磁场。静止的磁场对其他导体 虽然有影响，但不会在这些导体中产生电流。
- 电感主要用于高频电路中。
3
ห้องสมุดไป่ตู้
基本IC单元版图设计 – 电感
螺旋电感：
- 螺旋电感，字面上是将导线绕成螺旋形状。
- 螺旋电感不仅节省空间，还有另一好处，就是螺旋线每一 圈形成的磁场会与其他圈产生的磁场相互作用，使总的电感比 相同长度的导线产生的电感量大，称为互感。
4
基本IC单元版图设计 – 电感
6
基本IC单元版图设计 – 电感
-
电容上电压频率增加时，其传导电流的能力加强，电感的特性与 之不同。电感上电压频率增加时，变化的磁场会感应出与原来相 反的电压与电流，这样原来的电压电流就会被抵消掉一部分。频 率越高，此效应越严重，流过电感的电流就越小。
“电容对高频来说是通路，电感阻碍高频信号通过。”
M1
M2
螺旋电感
5
基本IC单元版图设计 – 电感
叠层电感： 从一层金属电感的中心连到另一层金属电感上。 最好使用螺旋电感。 临近效应： - 要保证所有的导线都远离电感。因为靠近电感的导线会影响电感量。 “导线距离电感的最小距离是5倍的电感线宽。” - 电感存在于ic的任何地方，每根导线自身都存在着电感，但最重要的 是要考虑电源线。那里通常电流大。 - 高频版图要平滑。
基本IC单元版图设计 – 电感
基本电感： - 如果导线上有电流，那么它产生的磁场会使附近导线产生电流， 即第二根导线会感应出电流，这称为“电感”。 - 磁场不仅会与周围的ic器件相互作用，而且对导线本身的电流 产生影响，这种现象称为“自感”。 - 稳定的直流电流会产生静止的磁场。静止的磁场对其他导体 虽然有影响，但不会在这些导体中产生电流。
- 电感主要用于高频电路中。
3
ห้องสมุดไป่ตู้
基本IC单元版图设计 – 电感
螺旋电感：
- 螺旋电感，字面上是将导线绕成螺旋形状。
- 螺旋电感不仅节省空间，还有另一好处，就是螺旋线每一 圈形成的磁场会与其他圈产生的磁场相互作用，使总的电感比 相同长度的导线产生的电感量大，称为互感。
4
基本IC单元版图设计 – 电感
6
基本IC单元版图设计 – 电感
-
电容上电压频率增加时，其传导电流的能力加强，电感的特性与 之不同。电感上电压频率增加时，变化的磁场会感应出与原来相 反的电压与电流，这样原来的电压电流就会被抵消掉一部分。频 率越高，此效应越严重，流过电感的电流就越小。
“电容对高频来说是通路，电感阻碍高频信号通过。”
M1
M2
螺旋电感
5
基本IC单元版图设计 – 电感
叠层电感： 从一层金属电感的中心连到另一层金属电感上。 最好使用螺旋电感。 临近效应： - 要保证所有的导线都远离电感。因为靠近电感的导线会影响电感量。 “导线距离电感的最小距离是5倍的电感线宽。” - 电感存在于ic的任何地方，每根导线自身都存在着电感，但最重要的 是要考虑电源线。那里通常电流大。 - 高频版图要平滑。
集成电路版图设计
(extension)
Y
X
(a)
(b)
Metal3 Via2
Electrode Metal2
Via1
Metal1
Contact P_l\plus_sele
ct/N_plu s_select Poly
Active N_well
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
X Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
19
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
20
8.3 图元
• 电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。
• MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。
• 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值 为2 lambda=0.4μm。
• 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
Y
X
(a)
(b)
Metal3 Via2
Electrode Metal2
Via1
Metal1
Contact P_l\plus_sele
ct/N_plu s_select Poly
Active N_well
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
X Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
19
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
20
8.3 图元
• 电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。
• MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。
• 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值 为2 lambda=0.4μm。
• 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
2020/9/21
25
2020/9/21
26
2020/9/21
27
2020/9/21
28
2020/9/21
29
2020/9/21
30
2020/9/21
31
2020/9/21
32
版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
2020/9/21
层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
15
2020/9/21
16
2020/9/21
17
2020/9/21
Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
2020/9/21
13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
CMOS模拟集成电路版图设计
相差一个有源 区。所 以源极 与漏极 的总面积不 相 值 。但实际中，有时这种原则会和降低栅噪声 比等
同，则对应的电容也不相同 ，在版图设计时就必须考 矛盾 ，需要根据实际应用采用相应的方法。
虑 哪一极对 电容 比较 敏感 ，进 而减 小相应 极 的面积 ， 面积越 小 电容 越小 。
由以上分析可知 ，在设计叉指晶体管时，一般应 尽 可 能采用奇 数叉 指 。
作者简介 ：解放 （１９８０一），女 ，辽宁辽阳人 ，工程 师 ，主研方 向：集成电路设计 。 收稿 １３期 ：２０１２—０２—２３
３期
解 放等 ：ＣＭＯＳ模拟集成电路版图设计
·５·
要 求 和工 艺离 散性 的影 响 。
影响不同，下面以 ３叉指和 ４叉指器件结构为例说
当采用叉指结构时，不同叉指数对电路的性能 明奇偶数个叉指的异同点。如图 ２所示。 ‘
Ｎｏ．３ Ｊｕｎ．，２０１２
微 处 理 机
ＭＩＣＲＯＰＲＯＣＥＳＳＯＲＳ
第 ３期 ２０１２年 ６月
ＣＭＯＳ模 拟集 成 电路 版 图设 计
解 放 ，罗 闯 （中国电子科技集团公 司第四十七研究所，沈阳 １１００３２）
摘 要 ：由于模 拟集 成 电路 的性能 与版 图设 计 密切 相 关 ，着 重介 绍 了 ＣＭＯＳ模 拟 电路版 图设 计 的 一般思路 ，优 化器件 结构 和平 面布 局使 寄 生效应对 电路 性能 的影 响 降至最低 。
面 。 建立模拟电路版图单元 ，有两个原则 ：使芯片面
积 减 至最小 和将 寄生 器件 对 电路性 能 的影 响降至最 低 。文 中主要 介 绍 模 拟 电路 版 图 布 局 中叉 指 晶 体
Ｃｄｂ／ 工 丁 Ｃｄｂ／２