加减法运算电路设计
减法运算电路设计
减法运算电路设计1.减法原理减法运算的基本原理是通过将被减数与减数进行按位取反，然后加1，再进行加法运算，即可得到减法运算的结果。
这是因为减法运算可以转化为加法运算，减法可以通过加法实现。
2.减法电路设计减法电路的设计包含三个主要的步骤：将减法转化为加法、设计加法器、设计控制逻辑。
2.1将减法转化为加法将减法转化为加法是减法电路设计的第一步。
这里需要实现减数的取反和加1、取反可以通过异或门来实现，加1可以通过加法器来实现。
2.2设计加法器为了实现减法运算，我们需要设计一个能够同时处理加减法的加法器。
常用的加法器有半加器、全加器和多位加法器。
在减法电路中，我们可以使用多个全加器来实现两个二进制数的加法和减法运算。
2.3设计控制逻辑控制逻辑用于控制减法电路的操作，根据输入的操作信号，控制减数的取反和加法器的运行。
通常，控制逻辑由逻辑门和触发器组成，可以根据输入的操作码进行控制。
3.电路实现下面是一个4位减法器的例子，使用全加器进行加法和减法运算。
输入A:A3A2A1A0(被减数)输入B:B3B2B1B0(减数)输出D:D3D2D1D0(差值)首先，实现四个全加器用于处理每一位的减法运算。
全加器的输入包括两个加数和进位（来自前一位的借位），输出为和值和进位。
全加器的真值表如下：ABCi，SCo000，00001，10010，10011，01100，10101，01110，01111，11其中，A和B分别表示两个二进制数的对应位，Ci表示进位，S表示和值，Co表示进位。
根据全加器的真值表，我们可以通过组合逻辑来实现四个全加器。
每个全加器的输入包括A、B和前一位的进位（初始进位为0），输出为当前位的差值和进位。
最后，将四个全加器的输出作为减法器的输出，即得到了4位减法器的设计。
4.总结减法运算电路是数字电路中常见的逻辑电路，它可以通过将减法转化为加法，并实现加减法器和控制逻辑来实现减法运算。
在设计减法电路时，需要考虑减法转化为加法，选择适当的加法器，以及设计合适的控制逻辑。
可控加减法电路设计实验报告
可控加减法电路设计实验报告一、实验目的。
1.了解四位二进制数运算的基本原理,制定设计方案。
2.利用ISE软件进行可编程逻辑器件设计,完成逻辑仿真功能。
3.使用编译器将设计实现,下载到BASYS2实验板上进行调试和验证所设计的四位二进制数的运算。
二、实验器材。
1.Pentium—Ⅲ计算机一台；2.BASYS2 实验板一只；三、实验方案。
1.基本功能。
实现了两个四位二进制数的加减法运算,能够在输出端得出结果.2.清零功能。
利用一个微动开关，在逻辑程序中表示出当按下微动开关后两个操作数都变为零。
再调用以前的加法程序，即可实现输出结果清零。
3.用数码管显示。
编写程序，将数值转换为七段显示器显示。
将运算结果输送到数码管中。
值得注意的是四个数码管要显示不同的数字，就需要利用到人的视觉误差，做一些短暂的延时。
4.溢出显示。
本实验中，设计的是一个无符号数加减法器，因而其共有两种溢出情况一，减法时，减数大于被减数，针对这种情况可以利用比较大小进行溢出判断；二，加法时，被操作数之和大于15。
判断进位，如果进位为1则显示溢出，若反之，则不显示。
四、实验原理图。
五、实验模块说明及部分代码。
1.add1部分。
将输入的两个操作数相加并判断大小。
相加结果放在led中，进位放在carry中。
led[0]=num1[0]^num2[0];carry[0]=num1[0]&num2[0];led[1]=num1[1]^num2[1]^carry[0];carry[1]=(num1[1]&num2[1])|(carry[0]&(num1[1]^num2[1]));led[2]=num1[2]^num2[2]^carry[1];carry[2]=(num1[2]&num2[2])|(carry[1]&(num1[2]^num2[2]));led[3]=num1[3]^num2[3]^carry[2];if(add)begincarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]));endif(sub)beginif(compare)carry[3]=1;elsecarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]))&(~sub); 2.seg7ment。
加、减运算电路
加、减运算电路
1、加法运算电路
电路如下图所示。
根据小结总结的分析含有集成运算放大器的电路的步骤，根据虚断、虚短。
首先对结点A列电流方程得：
将各电流用电压表示后再代入电流方程得
整理得：
这个式子表明，输出电压与若干个输入电压之和成正比例关系，负号表示输出电压与输入电压反相。
当R1=R2=R3=R 时，
当R1=R2=R3=Rf 时，
这个电路可以推广到多个信号相加。
电路调节灵活方便，可以方便的改变相关电阻值实现不同系数的加法。
2、减法运算电路
（1）差动比例运算电路
电路如下图所示。
整理得：
当R1=R2=R3=Rf 时，，实现了减法运算。
（2）利用反相信号求和以实现减法运算
若R2 = Rf2 ，则uo＝ui1－ui2。
4位加减法并行运算电路(包括拓展8位)
4位加减法并行运算电路(包括拓展8位)二○一二～二○一三学年第一学期电子信息工程系脉冲数字电路课程设计报告书班级：电子信息工程(DB)1004班课程名称：脉冲数字电路课程设计学时： 1 周学生姓名：学号：指导教师：廖宇峰二○一二年九月一、设计任务及主要技术指标和要求➢ 设计目的1. 掌握加/减法运算电路的设计和调试方法。
2. 学习数据存储单元的设计方法。
3. 熟悉集成电路的使用方法。
➢ 设计的内容及主要技术指标1． 设计4位并行加/减法运算电路。
2． 设计寄存器单元。
3． 设计全加器工作单元。
4． 设计互补器工作单元。
5． 扩展为8位并行加/减法运算电路（选作）。
➢ 设计的要求1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。
2． 选用中小规模集成器件（如74LS 系列），实现所选定的电路。
提出器材清单。
3． 检查设计结果，进行必要的仿真模拟。
二、方案论证及整体电路逻辑框图➢ 方案的总体设计步骤一因为参与运算的两个二进制数是由同一条数据总线分时串行传入，而加法运算的时候需要两个数的并行输入。
所以需要两个寄存器分别通过片选信号，依次对两个二进制进行存储，分别在寄存器的D c B A Q Q Q Q 端口将两个4位二进制数变成并行输出； 步骤二 为了便于观察置入两个4位二进制数的数值大小，根据人们的习惯，在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数； 步骤三通过开关选择加/减运算方式；步骤四若选择加法运算方式，对所置入数送入加法运算电路进行运算；即：9)1001()0110()0011(222==+ 【十进制：963=+】又或：15)1111()0100()1011(222==+ 【十进制：15511=+】步骤五若选择减法运算方式，对所置入数送入减法运算电路进行运算；即：2)0010()0101()0111(222==- 【十进制：257=-】又或：10)1010()1101()0011(222=-=- 【十进制：10133-=-】步骤六为了便于观察最后的计算结果，以及对最后的计算结果的正确性能做出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进行译码显示。
总结用74ls192集成计数器组成n位十进制加减法器方法
总结用74ls192集成计数器组成n位十进制加减法器
方法
74ls192集成计数器是一种常用的数字电路元件，可以用来组成n位
十进制加减法器。
其原理是通过将多个74ls192集成计数器连接起来，实现对数字的计数和加减运算。
具体实现方法如下：
1. 对于n位十进制加法器，需要使用n个74ls192集成计数器。
每个74ls192集成计数器都可以实现对一个十进制数位的计数，因此需要
将它们连接起来，形成一个n位的计数器。
2. 对于加法运算，需要将两个n位的十进制数相加。
可以将它们分别
输入到两个n位十进制加法器中，然后将它们的输出相加，得到最终
的和。
3. 对于减法运算，需要将两个n位的十进制数相减。
可以将它们分别
输入到两个n位十进制加法器中，然后将其中一个数取反，再将它们
的输出相加，得到最终的差。
4. 在实现加减法运算时，需要考虑进位和借位的问题。
可以使用
74ls192集成计数器的进位和借位输出来实现。
5. 在连接多个74ls192集成计数器时，需要注意它们的时钟信号和复位信号的连接方式。
可以使用串行连接或并行连接的方式。
总之，使用74ls192集成计数器组成n位十进制加减法器是一种简单而有效的方法，可以实现对数字的计数和加减运算。
在实际应用中，需要根据具体的需求和电路设计来选择合适的连接方式和电路元件，以实现最佳的性能和可靠性。
简易加减计算器设计(数电)
电子技术课程设计电气与信息工程学院建筑电气与智能化专业题目：简易加减计算器设计姓名：徐雪娇学号：094412110指导教师：祁林简易加减计算器设计一、设计目的1、在前导验证性认知实验基础上，进行更高层次的命题设计实验.2、在教师指导下独立查阅资料、设计、特定功能的电子电路。
3、培养利用数字电路知识，解决电子线路中常见实际问题的能力.4、积累电子制作经验，巩固基础、培养技能、追求创新、走向实用。
5、培养严肃认真的工作作风和严谨的科学态度。
二、设计要求1、用于两位一下十进制的加减运算。
2、以合适方式显示输入数据及计算结果。
三、总体设计第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
第二步通过开关选择加（减）运算方式；第三步若选择加运算方式所置数送入加法运算电路进行运算；同理若选择减运算方式，则所置数送入减法运算电路运算；第四步前面所得结果通过另外两个七段译码器显示。
即：方案一通过开关J1-J8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U10和U13分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4-A1端，74LS283的B4-B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关J5-J8，通过开关J5-J8控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关J1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B（反码）+1，实际上其计算的结果为S=A-B完成减法运算。
由于译码显示器只能显示0-9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）时加上6（0110）2，产生的进位信号送入译码器U12来显示结果的十位，U11 2显示结果的个位。
简单加减计算电路
简单加/减运算电路1 设计主要内容及要求1.1 设计目的：（1）掌握1位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉QuartusII的仿真方法。
1.2 基本要求:（1）实现二进制数的加/减法；（2）设计加数寄存器A和被加数寄存器B单元；（3）实现4bit二进制码加法的BCD调整；（4）根据输入的4bitBCD编码自动判断是加数还是被加数。
1.3 发挥部分:（1）拓展2位十进制数（2）MC存储运算中间值；（3）结果存储队列；（4）其他。
2 设计过程及论文的基本要求2.1 设计过程的基本要求（1）基本部分必须完成，发挥部分可任选2个方向：（2）符合设计要求的报告一份，其中包括逻辑电路图、实际接线图各一份；（3）设计过程的资料、草稿要求保留并随设计报告一起上交；报告的电子档需全班统一存盘上交。
2.2 课程设计论文的基本要求（1）参照毕业设计论文规范打印，文字中的小图需打印。
项目齐全、不许涂改，不少于3000字。
图纸为A3，附录中的大图可以手绘，所有插图不允许复印。
（2）装订顺序：封面、任务书、成绩评审意见表、中文摘要、关键词、目录、正文（设计题目、设计任务、设计思路、设计框图、各部分电路及参数计算（重要）、工作过程分析、元器件清单、主要器件介绍）、小结、参考文献、附录（逻辑电路图与实际接线图）。
摘要当今的社会是信息化的社会，也是数字化的社会，各种数字化的电器与设备越来越普及，人们的大部分生活都依赖于这些数字化的设备。
而随着科技的发达，这些数字设备的功能越来越强大，程序越来越复杂。
但是我们都知道各种复杂的运算都是从简单的加减运算衍生出来的。
经过半学期的数字电子技术基础的学习，我们对数字电子技术的理论知识有了一定的了解。
在这个时刻，将理论结合实际的欲望，便显得更加迫切，而此时的课设安排正好可以帮助我们将理论结合实际，将梦想变成现实。
本次的简单运算电路是基于QuartusⅡ仿真软件而设计的，而每一个仿真软件都有它自己的特色与优缺点。
变形补码码加减法器电路的设计
变形补码码加减法器电路的设计在数字电路中，变形补码码加减法器是一种常见的电路设计。
该电路能够对数字信号进行加减运算，是数字信号处理中不可或缺的重要部分。
本文将详细介绍变形补码码加减法器电路的设计。
1. 变形补码变形补码是一种用于在计算机中表示和存储有符号整数的方法。
它是将一个有符号整数转换为二进制形式的一种方式。
通过使用变形补码，我们可以对正数和负数进行相同的处理，这为计算机编程中的各种运算提供了便利。
在变形补码中，最高位表示符号位，0表示正数，1表示负数。
对于正数，其二进制表示与原码一致，但对于负数，则需要先取其绝对值，在将其二进制表示按位取反，最后将结果加1，即可得到其变形补码表示。
例如，将-3转换为变形补码的过程为：首先取绝对值，得到3，然后将3的二进制表示按位取反得到1110，最后加1得到1111，即-3的变形补码表示。
2. 码加法器码加法器是一种基本的电路组成单元，常用于数字电路中的加法运算。
其本质是一种逻辑门电路，能够将两个二进制数进行加法运算，输出结果为两数之和。
使用变形补码时的码加法器与使用普通二进制码时类似，只不过在计算负数时需要进行一些额外的处理。
具体来说，我们需要先将负数转换为其变形补码表示，然后再按照码加法器的原理进行计算。
例如，计算-3+2的过程为：将-3转换为变形补码表示，得到1111，将2转换为二进制表示，得到0010。
然后将1111和0010输入到码加法器中进行运算，得到结果为1101，即-1的变形补码表示，再将结果转换为十进制形式，即可得到-3+2=-1的运算结果。
3. 码补加法器在码补加法器中，我们使用一个变形补码码加法器和一个变形补码码补器。
变形补码码补器是一种用于求对一个数的二进制表示的补码的电路。
通过将码补加法器与码加法器相结合，我们可以实现对有符号整数的加减运算。
具体来说，我们首先将两个数转换为其变形补码表示，然后将其中一个数取其补码，最后将两个数输入到码补加法器中进行计算。
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. . . . . . . 优质资料 . . 电子课程设
——加减法运算电路设计
学院：电信息工程学院 专业：电气工程及其自动化 班级： ： 学号： 指导老师：闫晓梅 2014年12月 19日 . . . . . . . 优质资料 . . 加减法运算电路设计 一、设计任务与要求 1.设计一个4位并行加减法运算电路，输入数为一位十进制数， 2.作减法运算时被减数要大于或等于减数。 3.led灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算 模式，运算完毕，所得结果亦用数码管显示。 4.系统所用5V电源自行设计。 二、总体框图 1.电路原理方框图：
置数电路 开关选择运算方式
加法运算电路
减法运算电路
译码显示计算结果
显示所置入的两个一位十进制数
电源部分 . . . . .
. . 优质资料 . . 图2-1二进制加减运算原理框图
2.分析： 如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。 例如： 若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16，并在七段译码显示器上显示16； 若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2，并在七段译码显示器上显示02。 三、选择器件 1.器件种类：
序号 元器件 个数 1 74LS283D 2个 2 74LS86N 5个 3 74LS27D 1个 4 74LS04N 9个 5 74LS08D 2个 6 七段数码显示器 4个 7 74LS147D 2个 . . . . . . . 优质资料 . . 表3-1 2.重要器件简介： （1） . 4位二进制超前进位加法器74LS283：完成加法运算使用该器件。 1).74LS283 基本特性：供电电压： 4.75V--5.25V 输出高电平电流： -0.4mA 输出低电平电流： 8mA。 2).引脚图：
8 开关 19个 9 LM7812 1个 10 电压源220V 1个 11 电容 2个 12 直流电压表 1个 . . . . .
. . 优质资料 . . 图3-1 引出端符号: A1–A4 运算输入端 B1–B4 运算输入端 C0 进位输入端 ∑1–∑4 和输出端 C4 进位输出端
3）.逻辑符号:
图3-2
4).部原理图： . . . . .
. . 优质资料 . . 图3-3 5）.功能表： . . . . .
. . 优质资料 . . 表3-2 （2） 异或门：74LS86 1).引脚图： 2）.逻辑符号：
图3-4 图3-5 3）. 逻辑图： . . . . . . . 优质资料 . . 图3-6 4）.真值表：
表3-3 分析：异或：当AB不相同时, 结果才会发生。
函数式： (3).三输入或非门：74LS27 1).引脚图：
图3-7
BABABAY . . . . .
. . 优质资料 . . 2）.逻辑符号：
图3-8 3）. 逻辑图：
图3-9 4).真值表：
表3-4 函数式：
分析逻辑功能：A、B、C中只要出现“1”，则输出为“1”；只有A、B、C都为“0”时，输出才为“0”。 （4）.非门：74LS04
CBAY . . . . . . . 优质资料 . . 当输入为高电平时输出等于低电平，而输入为低电平时输出等于高电平。因此输出与输入的电平之间是反向关系，也叫非门或反向器。
图3-10 1）结构
TTL反相器由三部分构成：输入级、中间级和输出级。 2）原理 A为低电平时，T1饱和，VB1≈0.9V，VB2
≈0.2V，T2和T5截止，T4和
D2导通，Y为高电平；A为高电平时，VB1≈2.1V，T1倒置，VB2
≈1.4V，T2
和T5饱和，T4和D2截止，Y为低电平。 74LS04为六反相器，输入是A，输出是Y，6个相互独立倒相。供电电压5V，电压围在4.75~5.25V可以正常工作。门数6，每门输入输出均为TTL电平（<0.8V低电平 >2v高电平）,低电平输出电流-0.4mA,高电平输出电流8mA。其逻辑符号、逻辑功能表、部结构、管脚图分别如下： . . . . . . . 优质资料 . . 图3-11 74LS04的逻辑图 表3-5 74LS04功能表 图3-12 74LS04的逻辑符号 图3-13 74LS04的管脚图 函数式： （5）.与门74LS08
1）.引脚图： 2).逻辑符号：
图3-14 74LS08管脚图 图3-15
AY . . . . .
. . 优质资料 . . 3）.逻辑图：
图3-16 4）.真值表：
表3-6 函数式： （6）.七段数码管： 图3-17是七段数码管的符号，数码管用七个发光二极管做成a、b、c、…、g七段，通过七段亮灭的不同组合，来显示信息。并分为共阴极与共阳极两种。共阴极是将七个发光二极管的阴极接在一起并接在地上，阳极接到译码器的各输出端，当发光二极管对应的阳极为高电平时，发光二极管就亮，共阳极则与之相反。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号， 共阴极七段数码管原理图如图3-18所示。
BAY . . . . .
. . 优质资料 . . 图3-17 图3-18 七段显示译码器是驱动七段显示器件的专用译码器，它可以把输入的二―十进制代码换成七段显示管所需要的输入信息，以使七段显示管显示正确的数码，应用原理如图3.3.11所示。BCD七段译码器的输入是一位BCD码(以D、C、B、A表示)，输出是数码管各段的驱动信号(以Fa~Fg表示)。若用它驱动共阴LED数
码管，则输出应为高有效，即输出为高(1)时，相应显示段发光。例如，当输入8421码DCBA=0100时，应显示 4， 即要求同时点亮b、c、f、g段， 熄灭a、d、e段，故译码器的输出应为Fa~Fg=0110011，这也是一组代码，常称为段码。
图3-19 共阳极数码管应用原理图 图3-20 七段数码显示
其真值表如下表所示：
表3-7 （7）74LS147：
10线-4线8421 BCD码优先编码器74LS147的真值表见表3.5。74LS147的引脚图如图3.5所示，其中第9脚NC为空。74LS147优先编码器有9个输入端和4个输出端。某个输入端为0，代表输入某一个十进制数。当9个输入端全 . . . . . . . 优质资料 . . 为1时，代表输入的是十进制数0。4个输出端反映输入十进制数的BCD码编码输出。 74LS147优先编码器的输入端和输出端都是低电平有效，即当某一个输入端低电平0时，4个输出端就以低电平0的输出其对应的8421 BCD编码。当9个输入全为1时，4个输入出也全为1，代表输入十进制数0的8421 BCD编码输 1）.管脚图如下：
图3-21 功能表如下： . . . . .
. . 优质资料 . . 表3-8 部原理图如下：
图3-22 （7）LM7812
LM7812是指三段稳压集成电路IC芯片元器件，适用于各种电源稳压电路， . . . . . . . 优质资料 . . 输出稳定性好、使用方便、输出过流、过热自动保护。 本设计使用的电路为：
图3-23 部原理图如下：
图3-24 （注：在此设计中，如电阻，电容二极管等器件均无特别要求，按电路中所标参
数选取即可。） . . . . . . . 优质资料 . . 四．功能模块 1:减法电路的实现： （1）：原理：如图1所示（如下），该电路功能为计算A-B。若n位二进制原码为N原，则与它相对应的补码为N补=2n-N原，补码与反码的关系式为N补
=N反+1，A-B=A+B补-2n=A+B反+1-2n
(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。加法器相加的结果为：A+B反+1， (3)：由于2n=24=(10000)2,要求相加结果与相2n减只能由加法器进位输出信号完成。当进位输出信号为1时，即相当于2n，可实现减2n，因为设计要求被减数大于或等于减数，所以所得的差值就是A-B差的原码。 减法仿真图：下页图为4-1 分析结果：数A为9，数B为7，（1001）2-（0111）2=（00010）2十进制9-7=2
并在七段译码显示器上显示02。