CameraLink接口的高速电子存储系统设计
基于速大容量存储系统设计.
基于速大容量存储系统设计基于速大容量存储系统设计类别：电子综合0 引言在测量技术中，高速数字摄像机所拍摄到的大量数字图像需要高速、大容量的图像存储设备来实时快速地存储。
用传统的磁带方式来记录数据，其效率和安全性不高；静态存储器读写方便，但是存储的数据会因断电而丢失，所以不利于数据的长时间保存。
而近几年问世的闪存以其存储容量大、体积小、可靠性高等优点，逐步向存储系统进军。
1 设计原理设计中相机输出LVDS串行数据通过接收电平转换和串并转换后得到10路×8 bit的并行数据流，其数据流速率最大为66 MHz。
之后根据相机MC1311的性能指标可计算出Camera Link高速接口与数据存储系统的存储容量要求与存储速度要求，即：单帧数据量为1280×1024×8 bit；每秒最大数据量为500×1280×1024×8 bit；Camera Link高速接口单路数据速率为65.536 MByte，如果需要连续存储60秒的视频数据，则需要40 G Byte存储器容量。
100 GByte的存储容量最多大约可存储2.5分钟视频数据。
图1为系统结构图。
2 核心器件选择设计中的存储芯片采用SAMSUNG公司的NAND FLASH芯片K9 K8G08UOI，它的外部接口最高速度为40 MHz，接口宽度8位。
每个芯片有8192块，每块有64页，每页大小为(2K+64)Bytes，其中64 Bytes为空闲区，存储容量为8Gbit。
它以页为单位进行读写，以块为单位进行擦除。
控制核心FPGA采用ALTERA公司STRATIXⅡ系列的EP2S30F672I4，它有着丰富的触发器和LUT，非常适合复杂时序逻辑的设计，具有1.3Mbit的内置存储RAM，可以缓存一定量的数据。
3 系统设计NAND Flash的数据存储采用页编程方式写入，K9K8G08UOI的页写入时序如图2所示。
基于Camera Link的高速图像传输模块及时序优化设计
基于Camera Link的高速图像传输模块及时序优化设计汝兴海;任勇峰;李辉景;王淑琴【摘要】为了解决图像信号源卡与高速图像记录器实际测试过程中出现的误码较多、图像显示效果不佳等问题,给出了系统组成及原理,并在对发送与接收时序及误码出现原因加以细致分析后,提出了时钟相移与降频等方法对发送端的时序进行优化设计;通过实验对比优化前与优化后发送端的波形图以及数据校验结果,证明了优化后的数据传输更加稳定可靠,大大减少了误码的出现,提高了图像数据的准确率与可靠性;因此该优化方法切实有效,并且对其他高速同步数据的发送与接收具有一定的参考价值.【期刊名称】《计算机测量与控制》【年(卷),期】2015(023)007【总页数】3页(P2546-2548)【关键词】Camera Link;高速图像传输;时序优化【作者】汝兴海;任勇峰;李辉景;王淑琴【作者单位】中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051【正文语种】中文【中图分类】TN919.82图像的采集与存储设备已经广泛应用于工业生产、医疗卫生、航空航天等领域，因此图像数据的准确性与可靠性对设备有着重大的意义。
图像数据的位数多、速率快，数据量较大，且数据变化时建立时间较长。
同时，在传输通道中，各位信号延迟难以完全相同，变化后不会同时达到稳定，则数据传输就可能出现较多的误码。
本文针对实际传输中出现的问题，优化了图像发送时序，从而将数据中出现的误码加以解决。
1.1 系统组成高速图像记录器用于对某飞行器在飞行过程中采集的图像数据加以存储并实时显示。
为了对高速图像记录器进行测试，研制了图像信号源卡，模拟飞行器上搭载的高速相机。
基于CameraLink标准的D_省略_GA高速实时数字图像处理系统设计_陈炎斌
现代科学仪器Modern Scientific Instruments第6期2010年12月N o.6 D e c. 201061基于Camera Link 标准的DSP+FPGA 高速实时数字图像处理系统设计陈炎斌1 金钢1,2（1电子科技大学自动化工程学院 四川成都611731；2中国科学院光电技术研究所 四川成都610209）摘 要 针对数字图像处理系统数据量大、实时性高、体积小的要求，介绍了一种基于DSP （TMS320C6416）和FPGA （EP2C70）的高速实时数字图像处理系统, 阐述了该系统的设计思路、硬件结构、工作原理,并详细描述了该系统的Camera Link 硬件接口电路模块、FPGA 数据采集和逻辑控制模块、DSP 图像处理模块。
该系统已经成功应用到实际项目中、图像采集效果满足设计要求。
关键词 DSP; FPGA; Camera Link中图分类号 TH74A DSP+FPGA High-speed Real-time Digital Image Processing System Based on theStandard of Camera LinkChen Yanbin 1,Jin Gang 1,2(1 School of Automation , University of Electronic Science and Technology of China, Chengdu 611731, China;2the Institute of Opticsand Electronics , the Chinese Academy of Sciences, Chengdu,610209, China; )Abstract Aiming at the requirements of mass data, high real time, small volume of a digital image processing sys-tem, this article introduces a high-speed real-time digital image processing system based on the DSP(TMS320C6416)and FPGA(EP2C70), It elaborates the design thinking, hardware architecture, functionality of the system ,and describes in de-tail the Camera Link hardware interface module, FPGA data acquisition and logic control module, image processing mod-ule with a DSP as its core. This system has been applied to real projects successfully,and the effect of image acquisition meets the design requirements.Key words DSP;FPGA;Camera Link收稿日期：2010-07-30作者简介：陈炎斌（1982-），男，电子科技大学自动化工程学院控制理论与控制工程专业在读硕士研究生，主要研究领域：智能信息处理、电力系统自动化随着集成电路技术的高速发展, DSP 和FPGA 的功能越来越完善,以DSP+FPGA 组成的数字图像处理系统广泛应用于军事、科研、工农业生产、医疗卫生等领域，其优点是编程灵活、算法实现简单,并且在系统软件开发中可采用模块化设计,可提高系统的通用性, 缩短系统的开发周期。
基于Camera Link的高速图像采集技术研究与应用
基于Camera Link的高速图像采集技术研究与应用邱扬刚;邱琦;赵民伟;董赫【摘要】针对光学测量图像采集存储系统存在的系统可靠性低、丢帧率较高的问题,研究了基于Camera Link的高速图像采集技术,提出了帧频驱动采集与实时检测采集融合的控制方法以及改进型双缓存数据采集方法,并将该技术应用在光学高速电视测量系统,提高了系统可靠性,消除了图像丢帧、错图;该技术通用性强,可以广泛应用在基于Camera Link的图像采集存储系统,具有较大的应用推广价值.【期刊名称】《计算机测量与控制》【年(卷),期】2018(026)004【总页数】4页(P239-242)【关键词】Camera Link;帧频;数据采集;控制【作者】邱扬刚;邱琦;赵民伟;董赫【作者单位】中国酒泉卫星发射中心,甘肃酒泉 732750;中国酒泉卫星发射中心,甘肃酒泉 732750;中国酒泉卫星发射中心,甘肃酒泉 732750;中国酒泉卫星发射中心,甘肃酒泉 732750【正文语种】中文【中图分类】TP3010 引言高速图像数据采集是光学测量技术与方法研究中的一个重要组成部分。
近年来，随着 CMOS、CCD等传感器技术的飞速发展，具备高帧频、高分辨率、高稳定性的新一代探测器不断涌现，在极大地推动了光学测量技术飞速发展的同时，也对高速图像采集技术提出了更高的要求。
高速图像数据的采集，一般以总线技术为载体，其可用性直接影响着整个图像采集系统的速度与可靠性。
图像实时传输目前常用的总线主要有GigE Vision、IEEE 1394、 USB总线以及Camera Link总线。
针对光学测量设备高速、实时采集存储的需求，对现阶段常用的总线技术进行对比分析发现，Camera Link总线兼有高速传输、抗干扰性强、低噪声、通用性强、可靠性高等优点。
本文对基于Camera Link的高速图像采集技术开展研究，主要研究内容包括帧频驱动采集与实时检测采集融合的控制方法、改进型双缓存数据采集方法。
基于FPGA的CameraLink图像数据接口设计
㊀２０２０年㊀第９期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２０㊀Ｎｏ．９㊀收稿日期：２０１９－０７－１６基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口设计单彦虎，张晋顼，任勇峰，武慧军（中北大学电子测试技术国家重点实验室，山西太原㊀０３００５１）㊀㊀摘要：依据航天测试领域对于图像采集系统中特定格式图像数据传输与处理的技术要求以及小型化低成本的设计要求，设计了一种基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口㊂此接口选用可编程逻辑器件ＦＰＧＡ作为主控制芯片，通过编程ＦＰＧＡ代替接口转换芯片，实现ＣａｍｅｒａＬｉｎｋ协议的ＬＶＤＳ信号在ＦＰＧＡ端口的直接接收，有效数据速率可达１１０ＭＢ／ｓ㊂关键词：ＦＰＧＡ；ＣａｍｅｒａＬｉｎｋ；ＬＶＤＳ；数据编帧；ＩＰ核；原语中图分类号：ＴＨ７㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２０）０９－００５１－０４ＤｅｓｉｇｎｏｆＣａｍｅｒａＬｉｎｋＩｍａｇｅＤａｔａＩｎｔｅｒｆａｃｅＢａｓｅｄｏｎＦＰＧＡＳＨＡＮＹａｎ⁃ｈｕ，ＺＨＡＮＧＪｉｎ⁃ｘｕ，ＲＥＮＹｏｎｇ⁃ｆｅｎｇ，ＷＵｈｕｉ⁃ｊｕｎ（ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｆｏｒＥｌｅｃｔｒｏｎｉｃＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ａｃｃｏｒｄｉｎｇｔｏｔｈｅｔｅｃｈｎｉｃａｌｒｅｑｕｉｒｅｍｅｎｔｓｏｆｔｈｅａｅｒｏｓｐａｃｅｔｅｓｔｆｉｅｌｄｆｏｒｔｈｅｔｒａｎｓｍｉｓｓｉｏｎａｎｄｐｒｏｃｅｓｓｉｎｇｏｆｉｍａｇｅｄａ⁃ｔａｉｎａｓｐｅｃｉｆｉｃｆｏｒｍａｔｉｎａｎｉｍａｇｅａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍ，ａｎｄｔｈｅｄｅｓｉｇｎｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒｍｉｎｉａｔｕｒｉｚａｔｉｏｎａｎｄｌｏｗｃｏｓｔ，ａｎＦＰＧＡ⁃ｂａｓｅｄＣａｍｅｒａＬｉｎｋｉｍａｇｅｄａｔａｉｎｔｅｒｆａｃｅｗａｓｄｅｓｉｇｎｅｄ．ＴｈｉｓｉｎｔｅｒｆａｃｅｓｅｌｅｃｔｓｔｈｅｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｄｅｖｉｃｅＦＰＧＡａｓｔｈｅｍａｉｎｃｏｎ⁃ｔｒｏｌｃｈｉｐ，ａｎｄｒｅｐｌａｃｅｓｔｈｅｉｎｔｅｒｆａｃｅｃｏｎｖｅｒｓｉｏｎｃｈｉｐｂｙｐｒｏｇｒａｍｍｉｎｇＦＰＧＡｔｏｒｅａｌｉｚｅｔｈｅｄｉｒｅｃｔｒｅｃｅｐｔｉｏｎｏｆｔｈｅＬＶＤＳｓｉｇｎａｌｏｆｔｈｅＣａｍｅｒａＬｉｎｋｐｒｏｔｏｃｏｌａｔｔｈｅＦＰＧＡｐｏｒｔ，ａｎｄｔｈｅｅｆｆｅｃｔｉｖｅｄａｔａｒａｔｅｃａｎｒｅａｃｈ１１０ＭＢ／ｓ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ＣａｍｅｒａＬｉｎｋ；ＬＶＤＳ；ｄａｔａｆｒａｍｅ；ＩＰｃｏｒｅ；ｐｒｉｍｉｔｉｖｅ０㊀引言图像数据的采集与处理在航天测试领域中发挥着重要作用㊂ＣａｍｅｒａＬｉｎｋ接口作为高速相机最主要的标准接口之一，它的出现使得高速图像源数据和图像采集装置之间的速度得到匹配㊂目前多采用串并转换芯片组成的多种驱动器和接收器来实现Ｃａｍｅｒａ⁃Ｌｉｎｋ接口，通过ＣａｍｅｒａＬｉｎｋ接口接收两路图像数据至少需要两块接口芯片，需要占据ＰＣＢ较大的面积，由于ＦＰＧＡ需要接收２８位并行数据所以占用了大量布线面积以及ＩＯ口资源，同时传输数据的速率也受转换芯片的限制㊂但是使用这种方法可以减小主控芯片对ＣａｍｅｒａＬｉｎｋ接口数据的编解码压力，一定程度上降低了接口开发的难度㊂因此，这也是目前应用最广泛的ＣａｍｅｒａＬｉｎｋ接口实现方法［１－３］㊂为了适应图像采集装置小型化低成本的开发要求，本设计提出采用ＣａｍｅｒａＬｉｎｋ接口实现方案，在ＦＰＧＡ内部的ＳｅｌｅｃｔＩＯＩＰ核源码的基础上，对ＩＰ核源码进行适当更改，实现了一种基于ＦＰＧＡ内部原语的ＣａｍｅｒａＬｉｎｋ接口的实现方法［４］，速率可达１９２ＭＢ／ｓ，其中有效数据速率达１１０ＭＢ／ｓ㊂１㊀设计方案１．１㊀总体方案本设计基于主控芯片ＦＰＧＡ，在不通过ＣａｍｅｒａＬｉｎｋ串转并芯片的情况下直接接收带有编帧格式ＬＶＤＳ数据，完成更高速率㊁无误码的传输㊂数据流从ＦＰＧＡ的ＩＯ口到ＦＩＦＯ缓存的实现过程如图１所示㊂图１㊀图像数据流框图１．２㊀ＣａｍｅｒａＬｉｎｋ接口接收端的ＦＰＧＡ实现ＣａｍｅｒａＬｉｎｋ接口的数据传输基础就是低压差分信号（ＬＶＤＳ）形式传输㊂完整的ＣａｍｅｒａＬｉｎｋ接口至少应该包含１对ＴＸ端和ＲＸ端（发送端和接收端）㊂发送端采用３．５ｍＡ的恒流源发送数据，在接收端口处差分端串接１个１００Ω电阻，将电流形式的数据传输转换为低压差分电压㊂发送端通过改变电流流向控制接收端电压极性，从而控制接收端的逻辑 ０ 和 １ ㊂ＲＸ端接收５路ＬＶＤＳ信号，其中４路为串行数据流和㊀㊀㊀㊀㊀５２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＳｅｐ．２０２０㊀１路为专用串行时钟流㊂接收端的主要功能是将串行数据单端信号按照解串比为１ʒ７进行解串，将这５条ＬＶＤＳ信号还原为２８路并行的单端数据信号以及１路伴随时钟的单端信号［５］㊂ＦＰＧＡ内含丰富的原语和专业ＩＰ核可以将ＦＰＧＡ的ＩＯ例化为多种形式的电平接口㊂例如本设计选用的主控芯片Ｓｐａｒｔａｎ－６ＦＰＧＡ，通过配置它内部ＳｅｌｅｃｔＩＯＩＰ核可以将ＦＰＧＡ的ＩＯ引脚匹配为差分引脚，并且通过设置ＩＰ核的一些基本参数就可以将５对差分对配置为符合ＣａｍｅｒａＬｉｎｋ接口标准的电气接口㊂此设计通过调用ＦＰＧＡ内核，配置ＩＯ引脚为差分模式，实现ＣａｍｅｒａＬｉｎｋ接口，用来接收发送端的５路ＬＶＤＳ信号㊂内部原理框图如图２所示㊂图２㊀ＦＰＧＡ内部串转并原理框图２㊀数据接收端控制逻辑２．１㊀约定数据格式本文采用图像标准卡作为图像数据源㊂标准卡基于ＰＣＩ设计，此卡作用除了产生特定格式数据源外还包括后期数据的回读与回读数据的校验［６－７］㊂约定图像数据传输格式为１０２４ˑ１０２４如表１所示㊂数据源通过ＣａｍｅｒａＬｉｎｋ接口并转串芯片按数据格式发送数据㊂表１㊀数据格式行序号（递增）行计数（２字）行标志（２字）模拟数据（１０２０字）１００００ＥＢ９０３３６６ＥＢ９０３３６６１０２４０３ＦＦ１４６Ｆ３３６６２．２㊀数据接收逻辑ＣａｍｅｒａＬｉｎｋ标准规定将２８位的数据信号中的４位用作同步信号，保证高速传输模式下数据能正确接收，这４位信号中有１位保留信号，其余３位信号定义为帧同步信号（ＦＶＡＬ）㊁行同步信号（ＬＶＡＬ）㊁数据有效信号（ＤＶＡＬ）㊂当发送新一帧数据时首先将ＦＶＡＬ拉高表示一帧数据即将发送，然后将ＬＶＡＬ拉高则表示相机要发送一行有效数据，当ＦＶＡＬ和ＬＶＡｌ同时为高后ＤＶＡＬ只要为高即表示有相机发送有效数据［８］㊂由于有效像素数据为１６ｂｉｔ，设计的ＣａｍｅｒａＬｉｎｋ接收模块解串出来的数据位２８ｂｉｔ，因此需要剔除２８ｂｉｔ数据中的无效数据位㊂ＣａｍｅｒａＬｉｎｋ标准中规定３个ＰＯＲＴ的像素数据信号与４ｂｉｔ使能信号与２８ｂｉｔＴＸ端接口位映射关系如表２所示㊂２８⁃ｂｉｔ数据位置映射如图３所示，其中 ＲｘＩＯｃｌｋ 为对像素时钟 ＲｘＣＬＫＩＮ 的解码时钟，芯片内部根据该时钟对串行数据进行采样㊂同时根据ＣａｍｅｒａＬｉｎｋ接口标准１６ｂｉｔ像素数据占用ＰＯＲＴＡ和ＰＯＲＴＢ两个ＰＯＲＴ，结合表２，接收的２７位数据中的低１６位即为１６ｂｉｔ的有效像素数据，同时高３位为视频图像数据的同步信息位㊂图３㊀２８⁃ｂｉｔ数据位置映射图表２㊀２８⁃ｂｉｔＴＸ端口与ＰＯＲＴ的映射依靠ＦＶＡＬ㊁ＬＶＡＬ㊁ＤＶＡＬ３个信号对数据图像数据进行接收㊂数据接收逻辑时钟采用５５ＭＨｚ，该时钟使用经ＢＵＦＧ输出的Ｇｃｌｋ，数据在Ｇｃｌｋ的上升沿由ＣａｍｅｒａＬｉｎｋ接收模块输出，为了保证数据的准确性，数据接收模块在时钟Ｇｃｌｋ的下降沿对数据进行接收㊂采用ＢＵＦＰＬＬ的ＬＯＣＫＯＵＴ引脚作为数据接收模块的复位信号，当ＬＯＣＫＯＵＴ输出为高时表示时钟已经同步㊂采用单位传输速率（ｓｉｇｎａｌｄａｔａｒａｔｅ，ＳＤＲ）模式，在５５ＭＨｚ时钟下有效像素传输速率可达１１０ＭＨｚ／ｓ，㊀㊀㊀㊀㊀第９期单彦虎等：基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口设计５３㊀㊀图４为ＳＤＲ模式下数据与时钟的对应关系㊂图５为数据接收模块接收一行数据的逻辑实现流程图㊂在进行数据接收时需要依靠行同步和帧同步信号，由图６可知当帧同步信号由低变高时表示数据新一幅图像开始传输，没有数据同步信号，当行同步信号由低变高的上升沿即开始新一行数据传输㊂接收到数据后需要对数据进行编帧便于数据存储和分析，根据设计需求如表３所示帧结构，其中帧头用于开始新一幅图像，帧计数用于计算图像幅数，数据校验和用来后期数据处理时校验每一幅图像中是否有误码丢数情况㊂图４㊀ＳＤＲ模式时序图图５㊀数据接收流程图６㊀ＣａｍｅｒａＬｉｎｋ接口时序需求表３㊀数据编帧结构帧头帧计数数据校验位Ｃ８ＢＢ００００数据校验和Ｃ８ＢＢ数据校验和Ｃ８ＢＢＦＦＦＦ数据校验和３㊀接口逻辑功能仿真本设计ＣａｍｅｒａＬｉｎｋ数据接收采用ＳＤＲ接收模式㊂当数据流的变化频率和对应时钟的变化频率相同时称为单倍传输速率（ｓｉｇｎａｌｄａｔａｒａｔｅ，ＳＤＲ）模式，每个数据位均在时钟的上升沿（或者下降沿）时变化［９］㊂ＳＤＲ模式下通过时钟的上升沿和下降沿可以比较精确的控制采样点落到数据保持时间的中部，逻辑实现相对复杂，对数据的建立时间要求较低㊂采用ＦＰＧＡ中的ＰＬＬ和ＢＵＦＰＬＬ实现对像素时钟的倍频和同步㊂图２ＣａｍｅｒａＬｉｎｋ接收端ＦＰＧＡ实现原理框图中像素时钟ＣＬＫｐｉｘｅｌ首先经过延时模块平衡掉７位数据深度的延时后输入ＰＬＬ㊂ＰＬＬ的只输出２个时钟信号，一个是对ＣＬＫｐｉｘｅｌ进行７倍频得到ＰＬＬ＿ｃｌｋ用于数据和时钟解串，另一个经ＢＵＦＧ后作为全局时钟Ｇｃｌｋ㊂当ＰＬＬ用于数据接收时必须使能反馈时钟ＣＬＫｆｂ引脚，ＣＬＫｆｂ是ＩＳＳＥＲＤＥＳ的时钟反馈引脚的输出时钟输出后经ＢＵＦＩＯＦＢ原语转换后输入，这种机制可以保证进行倍频后的时钟ＰＬＬ＿ｃｌｋ和原始输入的时钟ＣＬＫｐｉｘｅｌ保持相位相同㊂为了便于分析，采用２８Ｂｉｔ独热码作为数据源激励对Ｃａｍｅｒａｌｉｎｋ接口进行仿真㊂图７为仿真波形截图（没有执行ＰＯＲＴ映射等操作）㊂根据仿真波形截图，容易分析出接口逻辑满足设计需求㊂图７㊀ＦＰＧＡ实现ＣａｍｅｒａＬｉｎｋ接口接收端仿真波形图㊀㊀㊀㊀㊀５４㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＳｅｐ．２０２０㊀４㊀试验验证测试时将标准卡安装在ＣＰＣＩ机箱上，模拟图像数据通过２ｍ电缆发送至接收单元㊂作为图像数据源，标准卡按照表１通过ＤＳ９０２８５芯片发送数据㊂接收数据后，读取并校验数据的准确性，发现数据出现误码㊂查看回读后的原始数据发现：数据行计数低二位数据容易出现错误（如图８行计数０Ｃ错接为０Ｅ）㊂考虑到数据衰减，改用０．４ｍ电缆传输，数据没有出现误码㊂分析长线衰减程度：通过示波器抓取并比对发送端及接收端数据波形，接收端数据虽然衰减但仍然在ＬＶＤＳ信号协议可接受范围（２５０ ４５０ｍＶ）（量取的接收端差分电压如表４所示），从而确定长线衰减不为主要原因㊂图８㊀数据错误示意图表４㊀接收端差分电压序号１２３４压差／ｍＶ２６２７６１４７９３１８㊀㊀在抓取接收端数据波形时发现有频率约为４００ｋＨｚ的干扰信号一直存在㊂考虑到是由于开关电源引起的干扰，量取ＤＣ／ＤＣ电源壳地间发现如图９所示干扰，从波形图中可以看出干扰峰峰值接近１．８Ｖ，频率大约为４２０ｋＨｚ，从而定位干扰源为ＤＣ／ＤＣ电源㊂在ＤＣ／ＤＣ接壳引脚与信号地间串接１０３电容，削弱干扰㊂量取干扰源波形如图１０，幅值被削弱㊂使用２ｍ电缆测试，数据无误㊂验证了此次接口设计的可行性㊂图９㊀ＤＣ／ＤＣ电源壳地间干扰图１０㊀削弱后的ＤＣ／ＤＣ电源壳地间干扰５㊀结论本次设计使用ＦＰＧＡ内部原语ＩＳＥＲＤＥＳ和ＯＳ⁃ＥＲＤＥＳ实现了ＣａｍｅｒａＬｉｎｋ接口数据的串并之间的相互转换，利用ＶＨＤＬ语言设计了数据接收逻辑和编帧逻辑㊂本设计基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ接口在５５ＭＨｚ时钟下实现１１０ＭＨｚ／ｓ的数据接收㊂在ＦＰＧＡ的ＩＯ口短缺或是内部资源足够的情况下，完全可以使用原语编程代替串并转换芯片实现ＣａｍｅｒａＬｉｎｋ接口数据的串并转换㊂参考文献：［１］㊀吴振锋．基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ相机图像采集及处理技术研究［Ｄ］．哈尔滨：哈尔滨工业大学，２０１３．［２］㊀韩魏．基于ＦＰＧＡ的一种ＣａｍｅｒａＬｉｎｋ高速图像传输系统设计［Ｄ］．西安：西安电子科技大学，２０１４．［３］㊀陈龙险．针对高速灰度相机的ＣａｍｅｒａＬｉｎｋ接口电路设计研究［Ｊ］．信息与电脑（理论版），２０１７（１１）：１７７－１７９．［４］㊀隋延林，何斌，张立国，等．基于ＦＰＧＡ的超高速ＣａｍｅｒａＬｉｎｋ图像传输［Ｊ］．吉林大学学报（工学版），２０１７，４７（５）：１６３４－１６４３．［５］㊀朱浩然．基于ＣＡＭＥＲＡＬＩＮＫ接口的高速数据传输与存储系统［Ｄ］．哈尔滨：哈尔滨工业大学，２０１４．［６］㊀兰功盾．基于ＦＰＧＡ的ＰＣＩｅ⁃ＣａｍｅｒａＬｉｎｋ图像信号模拟源研究［Ｄ］．哈尔滨：哈尔滨工业大学，２０１７．［７］㊀刘彪，王建立，吕耀文，等．基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ输出编码设计［Ｊ］．液晶与显示，２０１５，３０（２）：２６９－２７４．［８］㊀黄影．基于ＰＣＩｅ总线的ＣａｍｅｒａＬｉｎｋ图像采集卡设计［Ｄ］．大连：大连理工大学，２０１３．［９］㊀郭佳欣．基于ＬＶＤＳ的图像采集存储装置的设计与实现［Ｄ］．太原：中北大学，２０１７．作者简介：单彦虎（１９８５ ），讲师，博士，主要研究方向为动态测试㊁微系统及集成技术㊁信号处理㊂Ｅ⁃ｍａｉｌ：ｓｈａｎｙａｎｈｕ＠１２６．ｃｏｍ张晋顼（１９９４ ），硕士研究生，主要研究方向为动态测试㊁数据采编存储㊂Ｅ⁃ｍａｉｌ：１５３１８２７５３７＠ｑｑ．ｃｏｍ。
基于Camera Link的高速图像采集系统设计
基于Camera Link的高速图像采集系统设计宋海亮;任德均;蒋涛;陈仁金【摘要】Real-time image processing is an important developing direction of machine vision system. To meet the requirement of high-speed real-time image processing, the image acquisition system must achieve rigorous standards. This paper using the FPGA as the hardware platform, combining with embedded NIOS soft-core, design a high-speed image acquisition system based on Camera Link. Simulated the software system by the ModelSim, designed the hardware as modular parts and pass integrated debugging, tested the system actually, and met design requirement.% 实时图像处理系统是机器视觉技术重要发展方向之一，对于高速、大容量图像采集系统要求更为苛刻。
以FPGA为硬件平台，结合嵌入式NIOS软核，设计了一套基于Camera Link的高速图像采集系统。
同时对系统软件进行了仿真，对系统硬件进行了模块化设计与综合调试，对系统上电实际测试，满足设计要求。
【期刊名称】《机电工程技术》【年(卷),期】2013(000)005【总页数】4页(P11-14)【关键词】Camera Link;FPGA;图像采集;机器视觉【作者】宋海亮;任德均;蒋涛;陈仁金【作者单位】四川大学，四川成都 610065;四川大学，四川成都 610065;中国石油四川石化南充炼油厂，四川南充 637000;四川大学，四川成都 610065【正文语种】中文【中图分类】TP391.410 引言图像采集系统在实际应用中多呈现为适应一种或多种通信协议的图像采集卡，图像采集卡作为机器视觉系统中关键的一环，是图像采集单元（多为工业数字照相机）与数据处理单元（工业控制计算机或者其他嵌入式处理系统）之间的接口，直接决定了图像数据采集的速度、精度、传输距离等重要参数，从而影响整个机器视觉系统总体性能[1]。
4-CAMERALINK图像采集端口模块设计
CAMERALINK图像采集端口模块设计1.Cameralink图像接口模块(简称Cam_int)1.1功能描述采用cameralink图像采集接口，使用芯片DS90CR287，可以直接与Cameralink图像采集卡相连，该接口电路主要实现和上位机之间的图像数据的实时显示，采用cameralink的接口形式。
对于XX可见光相机时序控制FPGA软件测试设备技术项目，仿真fpga将处理完的cmos 数据保存到ddr2中，根据V4传给V5的24组I2C数据，确定将要片面读取DDR2中处理好的CMOS图像的片面地址，然后将所要选取的cmos图像数据从ddr2中读取出来，并且通过5路cameralink显示出来；对于XX可见光信号处理FPGA软件测试设备技术项目，因为tlk2711的处理频率为100mhz，而DS90CR287的主要工作频率为85mhz，所以经过V4处理过的5路图像数据先要保存进ddr2，然后再通过缓存将图像读出来并通过cameralink显示出来，从上面可以看出，两个项目的cameralink接口是相似的，都是从ddr2的控制器mig 软核的用户端写入地址，然后在时钟使能的驱动下，将图像数据读取出来，然后通过cameralink接口传至上位机进行显示，因为DS90CR287的输入数据位为28位，而DDR2的数据位为64位，所以需要设计一个数据读取及分发模块以及一个cameralink数据缓冲输出模块。
1.2接口描述1.2.1顶层模块接口CAMERALINK图像采集端口模块的接口信号如下图图1所示：CAM_INTCpSl_Reset_in CpSl_Clk_i 时钟同步产生模块控制模块Cpsl_DdrClk_i Cpsl_CamclkB_i Cpsl_CamclkA_i Cpsl_CamclkC_i Cpsl_CamclkD_iCpSl_afwren_i CpSl_wdfwren_i CpSl_valid_o CpSl_afafull_o CpSl_wdfafull_o CpSl_indone_o CpSl_clk0tb_o CpSl_rst0tb_oCpSv_cmd_iCpSv_afaddr_iCpSv_wdfdata_iCpSv_maskdata_iCpSv_rdfifo_oDDR2控制器模块DS90CR287模块Cpsl_Camstart_iCpsv_camdataa_oCpsv_camdatab_oCpsv_camdatac_oCpsv_camdatad_o图1 CAMERALINK 图像采集端口示意图1.2.2接口功能定义各端口的功能定义如表1所示：端口名 端口类型信号类型 描述来源/去向Cpsl_Reset_in 输入 STD_LOGIC 异步复位时钟，低电平有效 时钟同步模块Cpsl_Clk_i 输入 STD_LOGIC 主时钟85MHz Cpsl_DdrClk_i 输入 STD_LOGIC DDR2访问时钟Cpsl_CamclkA_i 输入 STD_LOGIC 第1路cameralink 通道像素时钟Cpsl_CamclkB_i输入 STD_LOGIC 第2路cameralink 通道像素时钟Cpsl_CamclkC_i 输入 STD_LOGIC 第3路cameralink 通道像素时钟Cpsl_CamclkD_i 输入 STD_LOGIC 第4路cameralink 通道像素时钟控制模块Cpsl_CamStart_i 输入 STD_LOGIC 开始cameralink 图像数据输出DS90CR 287Cpsv_camdataa_o 输出 STD_LOGIC_VECTO RCameralink 图像采集电路输出的第一路8位数据Cpsv_camdatab_o 输出 STD_LOGIC_VECTO RCameralink 图像采集电路输出的第二路8位数据Cpsv_camdatac_o 输出 STD_LOGIC_VECTO RCameralink 图像采集电路输出的第三路8位数据Cpsv_camdatad_o 输出STD_LOGIC_VECTO RCameralink 图像采集电路输出的第四路4位数据 CpSv_cmd_o输出 STD_LOGIC_VECTOR(2 DOWNTO 0) MIG 读写命令控制信号DDR 2控制器CpSv_afaddr_o 输出 STD_LOGIC_VECTOR(30 DOWNTO 0) MIG 地址总线CpSl_afwren_o 输出 STD_LOGIC MIG 缓存地址和命令的fifo 写使能信号高电平有效 CpSv_wdfdata_o输出STD_LOGIC_VECTO R(63 DOWNTO 0) MIG 用户界面写数据总线CpSv_maskdata_o输出 STD_LOGIC_VECTO R (7 DOWNTO 0) 数据掩蔽信号CpSl_wdfwren_o 输出 STD_LOGIC 缓存数据和数据掩蔽的fifo 写使能信号CpSl_afafull_i 输入 STD_LOGIC 缓存地址和命令的fifo 快满信号CpSl_wdfafull_i 输入 STD_LOGIC 缓存数据和数据掩蔽的fifo 快满信号CpSl_valid_i输入STD_LOGIC读出数据有效信号，与有效数据同步表1 各端口的接口定义1.2.3接口时序DS90CR287的输入除了一个85MHZ 的时钟外，还有28位的并行数据输入，28位数据信号中包括三个数据端口：A 口(8位)即Cpsv_camdataa_o [7：0]、B 口(8位)即Cpsv_camdatab_o [7：0]、C 口(8位)即Cpsv_camdatac_o [7：0]，和四个控制信号FVAL(帧有效)、DVAL(数据有效)、LVAL(行有效)、SPARE(空，暂时未用)所组成的四位标准逻辑矢量信号Cpsv_camdatad_o[3:0]，另外DS90CR287的85mhz 时钟输入，经过Camera Link 芯片转换后的时钟信号是整个cameralink 图像采集电路的同步驱动信号，数据控制信号都和该时钟信号同步，其时序图如图2所示：图2 cameralink 图像采集电路的时序图1.3 功能实现Cameralink 图像采集接口电路主要包含三个子模块，如图3所示。
基于CameraLink的高速数据采集压缩系统
第8卷 第18期 2008年9月167121819(2008)1825253204 科 学 技 术 与 工 程Science Technol ogy and Engineering Vol 18 No 118 Sep. 2008Ζ 2008 Sci 1Tech 1Engng 1基于CameraL i n k 的高速数据采集压缩系统张德联 张 帆(中国空空导弹研究院,洛阳471009)摘 要 设计实现了一种基于Ca mera L ink 接口的新型高分辨率面阵CC D 信号采集压缩系统。
该系统创新点在于采用T M S320F206+FPG A +ADV202的组合结构,分别实现系统控制、时序产生、图像压缩功能,既满足了机载侦查设备内部空间小、结构紧凑的特点,又增强了系统电磁兼容等环境适应性能力。
经过某型号空中挂飞试验,表明该系统可用于机载航拍数码相机的实时图像采集与处理等场合。
关键词 Ca mera L ink 信号采集 数据压缩 AT A 接口中图法分类号 T N919.82; 文献标志码 A2008年6月23日收到第一作者简介:张德联(1979—),男,河南南阳人,研究方向:图像存储压缩。
Ca mera L ink 是一个工业高速串口数据和连接协议,它是由N I 、DALS A 、Foresight I m age 、Coreco 、Cognex 、Basler 、Datacube 、I ntergral Technol ogies 等13家数码相机供应商和图像采集公司在2000年10月联合推出的,旨在为数码相机和PC 机间的高速、高精度数字传输提供一种标准连接。
在现阶段,应用Ca mera L ink 技术可实现高达2.38Gb /s 的传输速率,足以满足当今数码相机对数据传输速率的要求,在工业自动检测、航空、航天等高分辨率数码相机领域得到了越来越广泛的应用。
在Ca mera L ink 标准,相机信号分为四种:相机控制信号、图像数据信号、电源和串行通讯[1]。