mc9s12xs128内存详解
Freescale Semiconductor Application Note Document Number: AN3497
Rev. 0, 07/2007 Contents
1Introduction
The S12XS family is a next generation, cost competitive MCU solution targeting existing S12 customers and emerging markets. The S12XS family features a power- and code-efficient 16-bit core, on-board data flash
(D-flash), an on-board frequency-modulated PLL, and offers flexibility and compatibility with the fully featured S12XE family.
Target applications include smart junction boxes, seat controllers, HV AC, low-end engine control, body ECU, RKE receiver, door modules, and steering modules. The S12XS is pin compatible and emulatable with the XE family. Key features of the XE-family that are not included on XS family are: XGATE coprocessor, memory protection unit, and advanced emulated EEPROM functionality. The S12XE and S12XS families give customers flexibility from 64K up to 1M flash and packages from 64LQFP to 208MapBGA.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2Overview of S12XS Family . . . . . . . . . . . . . . . . . . . . . . . 2 3Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
3.1P-Flash (Program Flash). . . . . . . . . . . . . . . . . . . . . 3
3.2D-Flash (Data Flash). . . . . . . . . . . . . . . . . . . . . . . . 4
3.3RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 4Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 5Port Integration Module (PIM). . . . . . . . . . . . . . . . . . . . . 6 6Part IDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 7Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
S12XS Family Compatibility Considerations
by:Lela Garofalo
TSPG
Overview of S12XS Family
For additional information on compatibility between S12XE and S12XS families, please refer to the Freescale application note, “Using the S12XE Family as a Development Platform for the S12XS Family,” (document AN3327).
This document describes the differences and key similarities between the S12XS family members that must be considered when moving from a larger umbrella device with more memory and a larger package, to a smaller device with less memory and a smaller package.
The topics discussed are:
?Memory mapping and paging
?Peripherals
?Port integration module
?Part IDs
2Overview of S12XS Family
This document is meant to be used in conjunction with the S12XS family data sheet located at
https://www.360docs.net/doc/b116139179.html,. Table1 gives an overview of the parts, available peripherals, and package options for each of the family members.
Table1. Family Features
Device Package XGATE CAN SPI SCI TIM PIT A/D PWM I/0
S12XS256
112 LQFP
Not
Available 1128ch4ch1/168ch91
80 QFP1128ch4ch1/88ch59 64 LQFP1128ch4ch1/88ch44
S12XS128112 LQFP1128ch4ch1/168ch91 80 QFP1128ch4ch1/88ch59 64 LQFP1128ch4ch1/88ch44
S12XS64112 LQFP1128ch4ch1/168ch91 80 QFP1128ch4ch1/88ch59 64 LQFP1128ch4ch1/88ch44
Memory
3Memory
Table 2 gives an overview of the memory sizes available for the S12XS family. Local and global memory maps are compatible across the family. Out of reset, the family has equivalent maps and default values in the memory map control (MMC) registers. For devices with smaller amounts of memory, those areas unimplemented in the map will cause a reset if accessed.
3.1P-Flash (Program Flash)
The P-flash memory constitutes the main nonvolatile memory for applications. The P-Flash memory is
compatible for all flash devices in the S12XS family for all memory sizes in terms of functionality for program, erase, security, and protection setup. All family members have a single physical flash block that is equivalent to the defined flash size. Table 3 shows the physical flash block sizes in correlation to the global address.
Table 2. Memory Sizes by Device
Device Flash R O
M RAM
Data Flash
9S12XS256256K — 12K 8K 9S12XS128128K — 8K 8K 9S12XS6464K —4K 4K 3S12XS256 —256K 12K — 3S12XS128—128K 8K — 3S12XS64
—
64K
4K
—
Table 3. Physical P-Flash Blocks
Global Address S12XS256S12XS128S12XS64
0x7C_0000
256KB Flash Block
Unimplemented Unimplemented
0x7D_FFFF 0x7E_0000
128KB Flash Block
Reserved
0x7E_FFFF 0x7F_0000
64KB Flash Block 1
The 9S12XS64 uses the 9S12XS128 die tested only for 9S12XS64 functionality. Accessing flash between address
0x7E_0000 through 0x7E_FFFF does not cause an access error reset of device on a S12XS64 device with part ID $C1C0. The PartID register should be verified for the actual device.
0x7F_FFFF
Memory
For all flash devices, programming and erase operations will be equivalent. Programming is done in phrases, or four word increments. Erase operations can be done in sectors or blocks. Simultaneous read while write and read while erase from P-flash is not available because there is only one physical block implemented on the 9S12XS family devices.
Protection is compatible for all memory sizes of the S12XS family where implemented areas are equivalent.
Security is equivalent for all S12XS family devices. The options/security byte is located at global address 0x7F_FF0F.
PPAGEs for local memory maps are compatible across all family members where implemented areas are equivalent. Global memory map maps from higher order address down to a lower order address. Accessing unimplemented P-Flash space will cause an access error. An access error will cause the part to reset.
3.2D-Flash (Data Flash)
D-Flash will be compatible for all 9S12XS family flash devices where implemented areas are equivalent. 9S12XS256 and 9S12XS128 have an equivalent implemented amount of 8K. ROM devices do not
implement data flash. The global memory map maps from a lower order address to a higher order address.
The D-flash can be accessed on the local memory map through the 1K DFLASH window through control of the EPAGE register. The EPAGE register has a default value of 0xFE out of reset. EPAGE 0xFE is unimplemented space on the S12XS family. Therefore, when accessing the D-Flash through the 1K
D-Flash window, the EPAGE register must be written to with a valid EPAGE. Accessing unimplemented D-Flash space causes an access error. An access error causes the part to reset. Table 4 shows the valid EPAGEs and corresponding global addresses.
Table 4. Data Flash
EPAGE Global address 9S12XS256
9S12X128
9S12XS64
0x000x10_0000 8KB
4KB
0x10_3FFF 0x010x10_04000x10_7FF 0x020x10_08000x10_0BFF 0x030x10_0C000x10_0FFF 0x040x10_1000
0x10_13FF 0x050x10_14000x10_17FF 0x060x10_18000X10_1BFF 0x07
0x10_1C000x10_1FFF
Peripherals
3.3RAM
RAM is compatible for all S12XS family devices where implemented areas are equivalent. Memory maps map from a higher-order address to lower-order address.
The RPAGE register allows the user to page 4KB blocks into the RAM page window on the local memory map from address 0x1000 to 0x1FFF. The RPAGE default register value is 0xFD out of reset for all S12XS devices. Also, for all S12XS devices, addresses 0x2000 to 0x3FFF on the local memory map are fixed RAM pages for RPAGEs 0xFE and 0xFF. For the S12XS256, the default value of 0xFD allows for a linear address map to be accessible on the local map between addresses 0x1000 to 0x3FFF. For the S12XS128 and S12XS64 devices, RPAGE 0xFD is unimplemented space, and fixed page 0xFE (0x2000–3FFF) on the S12XS64 is unimplemented space. Accessing unimplemented space will cause an access error and the device to reset. For the S12XS128 and S12XS64, RPAGEs can be accessed through either the fixed RAM space or a valid RPAGE. Table 5 shows the location of RAM out of reset for the XS family.
4Peripherals
All peripherals are functionally compatible across the S12XS family. To maintain compatibility when developing on a larger memory and/or package option to move to a smaller device, pay careful attention to the pin-out and port routing options. A conclusive summary of the pin-outs for all three package options is available in the S12XS family can be found in the product preview, MC9S12XS256PB located at https://www.360docs.net/doc/b116139179.html,. Refer to table 6 for a complete summary of port routing options.
The timer (TIM) module has eight channels available for all three package options. Channels IOC0, IOC1, and ICO2 have port-routing options (see Table 6). For the 80 QFP and 64 LQFP, if all eight PWM channels are used, then TIM channels IOC5 and IOC7 are not available simultaneously.
The 112 LQFP has 16 ATD channels available, and all other package options have eight channels. To maintain compatibility when moving to smaller package options, use ATD channels 0–7 only.
The pulse-width modulator (PWM) has eight channels available for all three package options. Channels PWM 4–7 have port routing options (see Table 6). PWM4 and PWM6 channels are available only on the 80 QFP and 64 LQFP if the port routing option is used to route to PT4 and PT6. Therefore, if all eight PWM channels are used, then TIM channels IOC5 and IOC7 are not available simultaneously for the 80 QFP and 64 LQFP.
Table 5. RAM Global and Local Addresses
Global Address Local Address RPAGE S12XS256S12XS128S12XS64
0x0F_D0000x10000xFD 12K
unimplemented
unimplemented
0x0F_DFFF 0x1FFF 0x0F_E0000x20000xFE 1
1
Accessible through RP AGE window (0x1000 to 0x1FFF) by writing a valid RP AGE value to the RP AGE register.
8K
0x0F_EFFF 0x2FFF 0x0F_F0000x30000xFF
1
4K
0x0F_FFFF
0x3FFF
Port Integration Module (PIM)
The S12XS family has two Serial Communication Interface (SCI) modules, SCI0 and SCI1 for all three package options. SCI1 has additional port routing options available. Refer to table 6 for port routing options.
The Serial Peripheral Interface (SPI) has an additional port routing option (see Table 6).
5Port Integration Module (PIM)
The pin functions and priorities for all S12XS devices are the same after reset or a power-on reset (POR). Port routing options for PWM channels 4–7 and TIM channels 2–0 are controlled by the Port T Routing register (PTTRR). Likewise, port routing options for SCI1 and SPI0 are controlled by the Module Routing
register (MODRR). Table 6 shows the port routing options.
6Part IDs
For the 9S12XS family, the part ID is located in two 8-bit registers: PARTIDH and PARTIDL (addresses 0x001A and 0x001B). The read-only value is a unique part ID for each device revision. Table 7 shows the assigned part ID number and mask-set number for each device.
Table 6. Peripheral Port Routing Options 1
1
x denotes reset condition, o denotes
possible rerouting under software control.
S C I 1
S P I 0
P W M
T I M PM[1:0]
o PM[5:2] o PP[2,0]o PP[2:0] o PP[7:4] x PS[3:2]x PS[7:4] x PT[2,0] x PT[7:4]
o
Table 7. Part IDs
Device Mask Set Number
Part ID MC9S12XS2560M05M $C0C0MC9S12XS1280M04M $C1C0MC9S12XS64
0M04M 1The 9S12XS64 uses the 9S12XS128 die tested for 9S12XS64 functionality only. An actual 9S12XS64 device may be done at a later time. A product
change notification will be posted in such an event. The PartlD register should be verified for actual device.
$C1C0TBD
$C2C0
Summary 7Summary
The key differences between the devices in the S12XS family are memory mapping. Although many of the peripherals are compatible, you should focus on the default pin/port-routing aspects of the specific peripherals to enable maximum scalability with anticipated future system needs. Part IDs are specific to each device. The S12XS64 device is a special case; any errata differences should be verified and associated to the corresponding part ID.
This document is meant to be used with:
?MC9S12XS Family Reference Manual
?MC9S12XS Family Product Brief (document MC9S12XS256PB)
?S12XCPUV2 Reference Manual (document S12XCPUV2)
Document Number: AN3497
Rev. 007/2007
How to Reach Us:Home Page:
https://www.360docs.net/doc/b116139179.html,
Web Support:
https://www.360docs.net/doc/b116139179.html,/support USA/Europe or Locations Not Listed:Freescale Semiconductor, Inc.
Technical Information Center, EL5162100 East Elliot Road Tempe, Arizona 85284
+1-800-521-6274 or +https://www.360docs.net/doc/b116139179.html,/support
Europe, Middle East, and Africa:
Freescale Halbleiter Deutschland GmbH T echnical Information Center Schatzbogen 7
81829 Muenchen, Germany +44 1296 380 456 (English)+46 8 52200080 (English)+49 89 92103 559 (German)+33 1 69 35 48 48 (French)https://www.360docs.net/doc/b116139179.html,/support
Japan:
Freescale Semiconductor Japan Ltd.Headquarters ARCO T ower 15F
1-8-1, Shimo-Meguro, Meguro-ku,T okyo 153-0064Japan
0120 191014 or +81 3 5437 9125support.japan@https://www.360docs.net/doc/b116139179.html,
Asia/Pacific:
Freescale Semiconductor Hong Kong Ltd.T echnical Information Center 2 Dai King Street
T ai Po Industrial Estate T ai Po, N.T., Hong Kong +800 2666 8080
https://www.360docs.net/doc/b116139179.html,@https://www.360docs.net/doc/b116139179.html,
For Literature Requests Only:
Freescale Semiconductor Literature Distribution Center P .O. Box 5405
Denver, Colorado 80217
1-800-441-2447 or 303-675-2140Fax: 303-675-2150
LDCForFreescaleSemiconductor@https://www.360docs.net/doc/b116139179.html,
Information in this document is provided solely to enable system and software implementers to use Freescale Semiconductor products. There are no express or implied copyright licenses granted hereunder to design or fabricate any integrated circuits or integrated circuits based on the information in this document.
Freescale Semiconductor reserves the right to make changes without further notice to any products herein. Freescale Semiconductor makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does Freescale Semiconductor assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters that may be
provided in Freescale Semiconductor data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals”, must be validated for each customer application by customer’s technical experts. Freescale Semiconductor does not convey any license under its patent rights nor the rights of others. Freescale Semiconductor products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Freescale Semiconductor product could create a situation where personal injury or death may occur. Should Buyer purchase or use Freescale Semiconductor products for any such unintended or
unauthorized application, Buyer shall indemnify and hold Freescale Semiconductor and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that Freescale
Semiconductor was negligent regarding the design or manufacture of the part. RoHS-compliant and/or Pb-free versions of Freescale products have the functionality and electrical characteristics as their non-RoHS-compliant and/or non-Pb-free
counterparts. For further information, see https://www.360docs.net/doc/b116139179.html, or contact your Freescale sales representative.
For information on Freescale’s Environmental Products program, go to https://www.360docs.net/doc/b116139179.html,/epp .
Freescale? and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners.? Freescale Semiconductor, Inc. 2007. All rights reserved.
RAM工作原理
RAM工作原理 实际的存储器结构由许许多多的基本存储单元排列成矩阵形式，并加上地址选择及读写控制等逻辑电路构成。当CPU要从存储器中读取数据时，就会选择存储器中某一地址，并将该地址上存储单元所存储的内容读走。 早期的DRAM的存储速度很慢，但随着内存技术的飞速发展，随后发展了一种称为快速页面模式(Fast Page Mode)的DRAM技术，称为FPDRAM。FPM内存的读周期从DRAM阵列中某一行的触发开始，然后移至内存地址所指位置的第一列并触发，该位置即包含所需要的数据。第一条信息需要被证实是否有效，然后还需要将数据存至系统。一旦发现第一条正确信息，该列即被变为非触发状态，并为下一个周期作好准备。这样就引入了“等待状态”，因为在该列为非触发状态时不会发生任何事情(CPU必须等待内存完成一个周期)。直到下一周期开始或下一条信息被请求时，数据输出缓冲区才被关闭。在快页模式中，当预测到所需下一条数据所放位置相邻时，就触发数据所在行的下一列。下一列的触发只有在内存中给定行上进行顺序读操作时才有良好的效果。 从50纳秒FPM内存中进行读操作，理想化的情形是一个以6-3-3-3形式安排的突发式周期(6个时钟周期用于读取第一个数据元素，接下来的每3个时钟周期用于后面3个数据元素)。第一个阶段包含用于读取触发行列所需要的额外时钟周期。一旦行列被触发后，内存就可以用每条数据3个时钟周期的速度传送数据了。 FP RAM虽然速度有所提高，但仍然跟不上新型高速的CPU。很快又出现了EDO RAM和SDRAM等新型高速的内存芯片。 介绍处理器高速缓存的有关知识 所谓高速缓存，通常指的是Level 2高速缓存，或外部高速缓存。L2高速缓存一直都属于速度极快而价格也相当昂贵的一类内存，称为SRAM(静态RAM)，用来存放那些被CPU频繁使用的数据，以便使CPU不必依赖于速度较慢的DRAM。 最简单形式的SRAM采用的是异步设计，即CPU将地址发送给高速缓存，由缓存查找这个地址，然后返回数据。每次访问的开始都需要额外消耗一个时钟周期用于查找特征位。这样，异步高速缓存在66MHz总线上所能达到的最快响应时间为3-2-2-2，而通常只能达到4-2-2-2。同步高速缓存用来缓存传送来的地址，以便把按地址进行查找的过程分配到两个或更多个时钟周期上完成。SRAM在第一个时钟周期内将被要求的地址存放到一个寄存器中。在第二个时钟周期内，SRAM把数据传送给CPU。由于地址已被保存在一个寄存器中，所以接下来同步SRAM就可以在CPU读取前一次请求的数据同时接收下一个数据地址。这样，同步SRAM 可以不必另花时间来接收和译码来自芯片集的附加地址，就“喷出”连续的数据元素。优化的响应时间在66MHz总线上可以减小为2-1-1-1。 另一种类型的同步SRAM称为流水线突发式(pipelined burst)。流水线实际上是增加了一个用来缓存从内存地址读取的数据的输出级，以便能够快速地访问从内存中读取的连续数据，而省去查找内存阵列来获取下一数据元素过程中的延迟。流水线对于顺序访问模式，如高速缓存的行填充(linefill)最为高效。 什么是ECC内存 ECC是Error Correction Coding或Error Cheching and Correcting的缩写，它代表具有自动纠错功能的内存。目前的ECC存储器一般只能纠正一位二进制数的错误。 Intel公司的82430HX芯片组可支持ECC内存，所以采用82430HX芯片的主板一般都可以安装使用ECC 内存，由于ECC内存成本比较高，所以它主要应用在要求系统运算可靠性比较高的商业计算机
Android 应用程序内存泄漏的分析
Android 应用程序内存泄漏的分析以前在学校里学习Java的时候，总是看到说，java是由垃圾收集器（GC）来管理内存回收的，所以当时形成的观念是Java不会产生内存泄漏，我们可以只管去申请内存，不需要关注内存回收，GC会帮我们完成。呵呵，很幼稚的想法，GC没那么聪明啊，理论及事实证明，我们的Java程序也是会有内存泄漏的。 （一）Java内存泄漏从何而来 一般来说内存泄漏有两种情况。一种情况如在C/C++语言中的，在堆中的分配的内存，没有将其释放，或者是在没有将其释放掉的时候，就将所有能访问这块内存的方式都删掉（如指针重新赋值）；另一种情况则是在内存对象明明已经不需要的时候，还仍然保留着这块内存和它的访问方式（引用）。第一种情况，在Java中已经由于垃圾回收机制的引入，得到了很好的解决。所以，Java中的内存泄漏，主要指的是第二种情况。 （二）需要的工具 1.DDMS—Update heap Gause GC Heap 是DDMS自带的一个很不错的内存监控工具，下图红色框中最左边的图标就是该 工具的启动按钮，它能在Heap视图中显示选中进程的当前内存使用的详细情况。下图 框中最右边的是GC工具，很多时候我们使用Heap监控内存的时候要借助GC工具，点 击一次GC按钮就相当于向VM请求了一次GC操作。中间的按钮是Dump HPROF file，它 的功能相当于给内存拍一张照，然后将这些内存信息保存到hprof文件里面，在使用我 们的第二个工具MAT的时候会使用到这个功能。 2.MAT(Memory Analyzer Tool) Heap工具能给我们一个感性的认识，告诉我们程序当前的内存使用情况和是否存在内存 泄漏的肯能性。但是，如果我们想更详细，更深入的了解内存消耗的情况，找到问题所 在，那么我们还需要一个工具，就是MAT。这个工具是需要我们自己去下载的，可以下 载独立的MAT RCP 客户端，也可以以插件的形式安装到Eclipse里面，方便起见，推荐 后者。 安装方法： A．登录官网https://www.360docs.net/doc/b116139179.html,/mat/downloads.php B．下载MAT Eclipse插件安装包（红框所示，当然你也可是选择Update Site在线安装，个人觉得比较慢）
服务器内存条的插法
DELL PowerEdge R710服务器支持DDR3 的DIMM (RDIMM) 或ECC 非缓冲的DIMM(UDIMM)。单列和双列DIMM 可以是1067 MHz 或1333 MHz，四列DIMM 可以是1067 MHz。 DELL PowerEdge R710服务器含18 个内存插槽，分为两组，每组九个插槽，分别用于一个处理器。每组插槽（9 个）分为三个通道，每个通道有三个内存插槽。每个通道的第一个插槽上都标有白色释放拉杆。 DELL PowerEdge R710服务器支持的最大内存取决于所用的内存模块类型和大小： ? 对于大小为2-GB、4-GB 和8-GB （如果有）的单列和双列RDIMM，支持的总量最大为144 GB。 ? 对于四列RDIMM （每个通道两个），支持的总量最大为96 GB。 ? 对于1 GB 和2 GB 的UDIMM，支持的最大总容量为24 GB。 内存一般安装原则 为确保获得最佳系统性能，请在配置系统内存时遵守以下通用原则： 注：未遵循这些原则的内存配置会导致系统在启动时停机，并且无任何系统消息的视频输出。 ? 不能混合安装RDIMM 和UDIMM。 ? 每个通道不得安装两个以上UDIMM。 ? 除了未使用的内存通道之外，所有被占用的内存通道的配置必须相同。 ? 在双处理器配置中，每个处理器的内存必须配置相同。 ? 大小不同的内存模块可以在一个内存通道中混用（如2-GB、8-GB 和4-GB），但所有被占用的通道的配置必须相同。 ? 对于优化器式，内存模块按照插槽的数字顺序安装，以A1 或B1开始。 ? 对于内存镜像模式或高级ECC 模式，离处理器最远的三个插槽不使用，内存模块首先从插槽A2 或B2 开始安装，然后按剩下插槽的数字顺序安装（如A2、A3、A5、A6、A8 和A9）。 ? 高级ECC 模式需要x4 或x8 DRAM 设备宽度。
SDRAM内存详解(经典)
SDRAM内存详解（经典） 我们从内存颗粒、内存槽位接口、主板和内存之间的信号、接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路... 虽然目前SDRAM内存条价格已经接底线，内存开始向DDR和Rambus内存过渡。但是由于DDR内存是在SDRAM基础上发展起来的，所以详细了解SDRAM内存的接口和主板设计方法对于设计基于DDR内存的主板不无裨益。下面我们就从内存颗粒、内存槽位接口、主板和内存之间的信号接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路。 内存颗粒介绍 对于DRAM（Dynamic Random Access Memory）内存我想凡是对于计算机有所了解的读者都不会陌生。这种类型的内存都是以一个电容是否充有电荷来作为存储状态的标志，电容冲有电荷为状态1，电容没有电荷为状态0。其最大优点是集成度高，容量大，但是其速度相对于SRAM (Static Random Access Memory) 内存来说慢了许多。目前的内存颗粒封装方式有许多种，本文仅仅以大家常见的TSSOP封装的内存颗粒为例子。 其各个管脚的信号定义和我们所使用的DIMM插槽的定义是相同的，对于不同容量的内存，地址信号的位数有所不同。另外一个需要注意的地方就是其供电电路。Vcc和Vss是为内存颗粒中的存储队列供电，而VccQ和VssQ是为内存颗粒中的地址和数据缓冲区供电。两者的作用不同。 我们对内存颗粒关心的问题主要是其颗粒的数据宽度（数据位数）和容量（寻址空间大小）。而对于颗粒自检、颗粒自刷新等等逻辑并不需要特别深入的研究，所以对此我仅仅是一笔带过，如果读者有兴趣的读者可以详细研究内存颗粒的数据手册。虽然内存颗粒有这么多的逻辑命令方式，但是由于目前北桥芯片和内存颗粒的集成度非常高，只要在布线和元器件的选择上严格按照内存规范来设计和制造，需要使用逻辑分析仪来调试电路上的差错的情况比较少，并且在设计过程中尽量避免出现这种情况。 168线DIMM内存插槽的信号定义 我们目前PC和Server使用的内存大都是168 Pins的SDRAM，区别只是其工作频率有的可能是100MHz频率，有的可能是133MHz频率的。但是只要是SDRAM，其DIMM插槽的信号定义是一样的。而这些引脚得定义就是设计内存条和主板所必须遵从的规范。 内存引脚主要分为如下几类：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。整个内存时序系统就是这些引脚上的信号配合产生。下面的表中就是内存插槽的引脚数量和引脚定义，对于一些没有定义或者是保留以后使用的信号就没有列出来。 符号功能详细描述 DQ [0-63] I/O 数据输入/输出 CB [0-7] I/O ECC内存的ECC校验输入/输出 A [0-13] I/O 地址选择 BA [0-1] Control Bank选择 CS [0-3] Control 片选信号 RAS Control 行地址选择信号 CAS Control 列地址选择信号 DQMB [0-7] Control 数据掩码控制（DQ Mask）高有效* WE Control 写允许信号 CK [0-3] Clock 时钟信号 CKE [0-1] Clock 时钟允许信号** REGE Control 寄存器 (Registered) 允许信号
DL380_G6_内存的插法详解
138211130@https://www.360docs.net/doc/b116139179.html, 信息 Intel xeon 5500系列处理器集成3个内存控制器，每个控制器控制一个通道，组成3通道内存，对内存的插法也有很多种情况，根据不同的插法可以达到性能和安全不同的效果，本文主要介绍HP ProLiant DL380G6 服务器内存的插法。 详细信息 内存槽位描述 如下图 内存选件 注 : 服务器不支持RDIMM 和UDIMM混插。如混插会导致服务器在BIOS初始化时停机。
服务器的内存子系统同时支持RDIMM 和UDIMM两种类型。如果提到DIMM时下面的信息适用于这两种类型。当特指RDIMM或UDIMM时，提到的信息只使用于那种类型。安装在服务器中的内存必须同种型号。 服务器支持下面的内存速率： 1. 单－rank和双－rank PC3-10600(DDR-1333) 内存运行在1333和1066MHz 2. 4- rank PC3-8500(DDR-1067)运行在1066MHz 根据处理器类型，安装的内存数量和安装的是UDIMM或者RDIMM，内存时钟速率可能会降低到1066或800MHz。更多的安装内存槽位影响信息，查看下面信息。 内存子系统架构 服务器的内存子系统划分为channels.每个处理器支持3个channel.每个channel支持3个内存。请看下面的表格 在Advanced ECC 模式中这种多channel 的架构提供了增强的性能。这种架构在 Mirrored 和 Lockstep 内存模式中同样适用。服务器支持RDIMM 和UDIMM。 通用内存安装准则 在所有的AMP模式中遵守下面的准则： 1.只有安装处理器对应的内存槽可以安装内存。 2.在多处理配置的机型中，为达到最大化性能的目的，尽可能均匀地分配所有处理器对应的内存总 容量。 3.不要混插UDIMM和RDIMM。 4.每个channel 最多支持两个UDIMM。 5.如果一个处理器安装了4-rank的内存，那么那个处理器的每个channel最多只能安装2条内存。 6.如果一个channel 包含4-rank的内存，那么4-rank的内存必须首先被安装在这个channel上。内存频率请看下图
内存的物理结构和工作原理
内存的物理结构和工作原理 内存也叫主存，是PC系统存放数据与指令的半导体存储器单元，也叫主存储器（Main Memory），通常分为只读存储器（ROM-Read Only Memory）、随机存储器（RAM-Red Access Memory）和高速缓存存储器（Cache）。我们平常所指的内存条其实就是RAM，其主要的作用是存放各种输入、输出数据和中间计算结果，以及与外部存储器交换信息时做缓冲之用。 下面是结构： 1、PCB板 内存条的PCB板多数都是绿色的。如今的电路板设计都很精密，所以都采用了多层设计，例如4层或6层等，所以PCB板实际上是分层的，其内部也有金属的布线。理论上6层PCB板比4层PCB板的电气性能要好，性能也较稳定，所以名牌内存多采用6层PCB板制造。因为PCB板制造严密，所以从肉眼上较难分辩PCB板是4层或6层，只能借助一些印在PCB板上的符号或标识来断定。 2、金手指 黄色的接触点是内存与主板内存槽接触的部分，数据就是靠它们来传输的，通常称为金手指。金手指是铜质导线，使用时间长就可能有氧化的现象，会影响内存的正常工作，易发生无法开机的故障，所以可以隔一年左右时间用橡皮擦清理一下金手指上的氧化物。 3、内存芯片 内存的芯片就是内存的灵魂所在，内存的性能、速度、容量都是由内存芯片组成的。 4、内存颗粒空位 5、电容 PCB板上必不可少的电子元件就是电容和电阻了，这是为了提高电气性能的需要。电容采用贴片式电容，因为内存条的体积较小，不可能使用直立式电容，但这种贴片式电容性能一点不差，它为提高内存条的稳定性起了很大作用。 6、电阻 电阻也是采用贴片式设计，一般好的内存条电阻的分布规划也很整齐合理。7、内存固定卡缺口：内存插到主板上后，主板上的内存插槽会有两个夹子牢固的扣住内存，这个缺口便是用于固定内存用的。 8、内存脚缺口 内存的脚上的缺口一是用来防止内存插反的（只有一侧有），二是用来区分不同的内存，以前的SDRAM内存条是有两个缺口的，而DDR则只有一个缺口，不能混插。 9、SPD SPD是一个八脚的小芯片，它实际上是一个EEPROM可擦写存贮器，这的容量有256字节，可以写入一点信息，这信息中就可以包括内存的标准工作状态、速度、响应时间等，以协调计算机系统更好的工作。从PC100时代开始，PC100规准中就规定符合PC100标准的内存条必须安装SPD，而且主板也可
android如何查看cpu的占用率和内存泄漏
android如何查看cpu的占用率和内存泄漏 在分析内存优化的过程中，其中一个最重要的是我们如何查看cpu的占用率和内存的占用率呢，这在一定程度上很重要，经过查询资料，研究了一下，暂时了解到大概有以下几种方式，如果哪位高手有更好的办法，或者文中描述有错误，还望高手在下面留言，非常感谢！ 一、通过eclipse，ADT开发工具的DDMS来查看(Heap) 在“Devices”窗口中选择模拟器中的一个需要查看的程序，从工具条中选“Update heap”按钮，给这个程序设置上“heap Updates”，然后在Heap视图中点击Cause GC就可以实时显示这个程序的一些内存和cpu的使用情况了。
然后就会出现如下界面： 说明： a) 点击“Cause GC”按钮相当于向虚拟机请求了一次gc操作； b) 当内存使用信息第一次显示以后，无须再不断的点击“Cause GC”，Heap视图界面会定
时刷新，在对应用的不断的操作过程中就可以看到内存使用的变化； c) 内存使用信息的各项参数根据名称即可知道其意思，在此不再赘述。 大致解析如下： 这个就是当前应用的内存占用，allocated 是已经分配的内存free是空闲内存， heap size 是虚拟机分配的不是固定值 heap size 的最大值跟手机相关的 有网友说， 一般看1byte的大部分就是图片占用的 如何判断应用是否有内存泄漏的可能性呢？ 如何才能知道我们的程序是否有内存泄漏的可能性呢。这里需要注意一个值：Heap视图中部有一个Type叫做data object，即数据对象，也就是我们的程序中大量存在的类类型的对象。在data object一行中有一列是“Total Size”，其值就是当前进程中所有Java数据对象的内存总量，一般情况下，这个值的大小决定了是否会有内存泄漏。可以这样判断： a) 不断的操作当前应用，同时注意观察data object的Total Size值； b) 正常情况下Total Size值都会稳定在一个有限的范围内，也就是说由于程序中的的代码良好，没有造成对象不被垃圾回收的情况，所以说虽然我们不断的操作会不断的生成很多对象，而在虚拟机不断的进行GC的过程中，这些对象都被回收了，内存占用量会会落到一个稳定的水平； c) 反之如果代码中存在没有释放对象引用的情况，则data object的Total Size值在每次GC 后不会有明显的回落，随着操作次数的增多Total Size的值会越来越大， 直到到达一个上限后导致进程被kill掉。
DDR系列内存详解及硬件设计规范-Michael
D D R 系列系列内存内存内存详解及硬件详解及硬件 设计规范 By: Michael Oct 12, 2010 haolei@https://www.360docs.net/doc/b116139179.html,
目录 1.概述 (3) 2.DDR的基本原理 (3) 3.DDR SDRAM与SDRAM的不同 (5) 3.1差分时钟 (6) 3.2数据选取脉冲（DQS） (7) 3.3写入延迟 (9) 3.4突发长度与写入掩码 (10) 3.5延迟锁定回路（DLL） (10) 4.DDR-Ⅱ (12) 4.1DDR-Ⅱ内存结构 (13) 4.2DDR-Ⅱ的操作与时序设计 (15) 4.3DDR-Ⅱ封装技术 (19) 5.DDR-Ⅲ (21) 5.1DDR-Ⅲ技术概论 (21) 5.2DDR-Ⅲ内存的技术改进 (23) 6.内存模组 (26) 6.1内存模组的分类 (26) 6.2内存模组的技术分析 (28) 7.DDR 硬件设计规范 (34) 7.1电源设计 (34) 7.2时钟 (37) 7.3数据和DQS (38) 7.4地址和控制 (39) 7.5PCB布局注意事项 (40) 7.6PCB布线注意事项 (41) 7.7EMI问题 (42) 7.8测试方法 (42)
摘要： 本文介绍了DDR 系列SDRAM 的一些概念和难点，并分别对DDR-I/Ⅱ/Ⅲ的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。 关键字关键字：：DDR, DDR, SDRAM SDRAM SDRAM, , , 内存模组内存模组内存模组, , , DQS DQS DQS, DLL, MRS, ODT , DLL, MRS, ODT , DLL, MRS, ODT Notes : Aug 30, 2010 – Added DDR III and the PCB layout specification - by Michael.Hao
详解内存工作原理及发展历程
详解内存工作原理及发展历程 RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC 用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的性能。不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存。 虽然RAM的类型非常的多，但是这些内存在实现的机理方面还是具有很多相同的地方，所以本文的将会分为几个部分进行介绍，第一部分主要介绍SRAM 和异步DRAM（asynchronous DRAM），在以后的章节中会对于实现机理更加复杂的FP、EDO和SDRAM进行介绍，当然还会包括RDRAM和SGRAM等等。对于其中同你的观点相悖的地方，欢迎大家一起进行技术方面的探讨。 存储原理： 为了便于不同层次的读者都能基本的理解本文，所以我先来介绍一下很多用户都知道的东西。RAM主要的作用就是存储代码和数据供CPU在需要的时候调用。但是这些数据并不是像用袋子盛米那么简单，更像是图书馆中用有格子的书架存放书籍一样，不但要放进去还要能够在需要的时候准确的调用出来，虽然都是书但是每本书是不同的。对于RAM等存储器来说也是一样的，虽然存储的都是代表0和1的代码，但是不同的组合就是不同的数据。 让我们重新回到书和书架上来，如果有一个书架上有10行和10列格子（每行和每列都有0-9的编号），有100本书要存放在里面，那么我们使用一个行的编号＋一个列的编号就能确定某一本书的位置。如果已知这本书的编号87，
DDR内存时序设置详解
内存时序设置详解 内容概要 关键词：内存时序参数设置 导言：是否正确地设置了内存时序参数，在很大程度上决定了系统的基本性能。本文详细介绍了内存时序相关参数的基本涵义及设置要点。 与传统的SDRAM相比，DDR（Dual date rate SDRSM：双倍速率SDRAM），最重要的改变是在界面数据传输上，其在时钟信号上升缘与下降缘时各传输一次数据，这使得DDR 的数据传输速率为传统SDRAM的两倍。同样地，对于其标称的如DDR400，DDR333，DDR266数值，代表其工作频率其实仅为那些数值的一半，也就是说DDR400 工作频率为200MHz。 FSB与内存频率的关系 首先请大家看看FSB(Front Side Bus：前端总线)和内存比率与内存实际运行频率的关系。 FSB/MEM比率实际运行频率 1/1 200MHz 1/2 100MHz 2/3 133MHz 3/4 150MHz 3/05 120MHz 5/6 166MHz 7/10 140MHz 9/10 180MHz 对于大多数玩家来说，FSB和内存同步，即1:1是使性能最佳的选择。而其他的设置都是异步的。同步后，内存的实际运行频率是FSBx2，所以，DDR400的内存和200MHz的FSB正好同步。如果你的FSB为240MHz，则同步后，内存的实际运行频率为240MHz x 2 = 480MHz。
FSB与不同速度的DDR内存之间正确的设置关系 强烈建议采用1：1的FSB与内存同步的设置，这样可以完全发挥内存带宽的优势。内存时序设置 内存参数的设置正确与否，将极大地影响系统的整体性能。下面我们将针对内存关于时序设置参数逐一解释，以求能让大家在内存参数设置中能有清晰的思路，提高电脑系统的性能。 涉及到的参数分别为： ?CPC : Command Per Clock ?tCL : CAS Latency Control ?tRCD : RAS to CAS Delay ?tRAS : Min RAS Active Timing ?tRP : Row Precharge Timing ?tRC : Row Cycle Time ?tRFC : Row Refresh Cycle Time ?tRRD : Row to Row Delay(RAS to RAS delay) ?tWR : Write Recovery Time ?……及其他参数的设置 CPC : Command Per Clock 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。
DRAM内存原理.
DRAM内存原理 1. 内存基础 不管你信不信,RDRAM (Rambus、DDR SDRAM甚至是EDO RAM它们在本质上讲是一样的。RDRAM、DDR RAM、SDRAM、EDO RAM都属于 DRAM(Dynamic RAM,即动态内存。所有的DRAM基本单位都是由一个晶体管和一个电容器组成。请看下图: 上图只是DRAM一个基本单位的结构示意图:电容器的状态决定了这个DRAM 单位的逻辑状态是1还是0,但是电容的被利用的这个特性也是它的缺点。一个电容器可以存储一定量的电子或者是电荷。一个充电的电容器在数字电子中被认为是逻辑上的1,而“空”的电容器则是0。电容器不能持久的保持储存的电荷,所以内存需要不断定时刷新,才能保持暂存的数据。电容器可以由电流来充电——当然这个电流是有一定限制的,否则会把电容击穿。同时电容的充放电需要一定的时间,虽然对于内存基本单位中的电容这个时间很短,只有大约0.2-0.18微秒,但是这个期间内存是不能执行存取操作的。
DRAM制造商的一些资料中显示,内存至少要每64ms刷新一次,这也就意味着内存有1%的时间要用来刷新。内存的自动刷新对于内存厂商来说不是一个难题,而关键在于当对内存单元进行读取操作时保持内存的内容不变——所以DRAM单元每次读取操作之后都要进行刷新:执行一次回写操作,因为读取操作也会破坏内存中的电荷,也就是说对于内存中存储的数据是具有破坏性的。所以内存不但要每64ms 刷新一次,每次读操作之后也要刷新一次。这样就增加了存取操作的周期,当然潜伏期也就越长。 SRAM,静态(StaticRAM不存在刷新的问题,一个SRAM基本单元包括4个晶体管和2个电阻。它不是通过利用电容充放电的特性来存储数据,而是利用设置晶体管的状态来决定逻辑状态——同CPU中的逻辑状态一样。读取操作对于SRAM不是破坏性的,所以SRAM不存在刷新的问题。 SRAM不但可以运行在比DRAM高的时钟频率上,而且潜伏期比DRAM短的多。SRAM仅仅需要2到3个时钟周期就能从CPU缓存调入需要的数据,而DRAM 却需要3到9个时钟周期(这里我们忽略了信号在CPU、芯片组和内存控制电路之间传输的时间。前面也提到了,SRAM需要的晶体管的数目是DRAM 的4倍,也就是说成本比DRAM高至少是4倍,在目前的售价SRAM每M价格大约是DRAM的8倍,是RAMBUS内存的2到3倍。不过它的极短的潜伏期和高速的时钟频率却的确可以带来更高的带宽。 结构和功能(SDRAM 内存最基本的单位是内存“细胞”——也就是我们前面展示给大家DRAM 基本单元示意图所示的部分,下面我们对这个部分通称为DRAM基本单元。每个DRAM 基本单元代表一个“位”——Bit(也就是一个比特,并且有一个由列地址和行地址定义的唯一地址。8个比特组成一个字节,它可代表256种组合(即2的八次幂,字节是内存中最小的可寻址单元。DRAM基本单元不能被单独寻址——否则现在的内存将会更加复杂,而且也没有必要。很多DRAM基本单元连接到同一个列线(Row line和同一个行线(Column line,组成了一个矩阵结构,这个矩阵结构就是一个Bank。大部
安卓性能优化方案
随着技术的发展，智能手机硬件配置越来越高，可是它和现在的PC相比，其运算能力，续航能力，存储空间等都还是受到很大的限制，同时用户对手机的体验要求远远高于PC的桌面应用程序。以上理由，足以需要开发人员更加专心去实现和优化你的代码了。选择合适的算法和数据结构永远是开发人员最先应该考虑的事情。同时，我们应该时刻牢记，写出高效代码的两条基本的原则：（1）不要做不必要的事；（2）不要分配不必要的内存。 我从去年开始接触Android开发，以下结合自己的一点项目经验，同时参考了Google的优化文档和网上的诸多技术大牛给出的意见，整理出这份文档。 1. 内存优化 Android系统对每个软件所能使用的RAM空间进行了限制(如：Nexus o ne 对每个软件的内存限制是24M)，同时Java语言本身比较消耗内存，d alvik虚拟机也要占用一定的内存空间，所以合理使用内存，彰显出一个程序员的素质和技能。 1) 了解JIT 即时编译（Just-in-time Compilation，JIT），又称动态转译（Dynamic Translation），是一种通过在运行时将字节码翻译为机器码，从而改善字节码编译语言性能的技术。即时编译前期的两个运行时理论是字节码编译和动态编译。Android原来Dalvik虚拟机是作为一种解释器实现，新版
（Android2.2+）将换成JIT编译器实现。性能测试显示，在多项测试中新版本比旧版本提升了大约6倍。 详细请参考https://www.360docs.net/doc/b116139179.html,/cool_parkour/blog/item/2802b01586e22cd8a6ef3f6b. html 2) 避免创建不必要的对象 就像世界上没有免费的午餐，世界上也没有免费的对象。虽然gc为每个线程都建立了临时对象池，可以使创建对象的代价变得小一些，但是分配内存永远都比不分配内存的代价大。如果你在用户界面循环中分配对象内存，就会引发周期性的垃圾回收，用户就会觉得界面像打嗝一样一顿一顿的。所以，除非必要，应尽量避免尽力对象的实例。下面的例子将帮助你理解这条原则： 当你从用户输入的数据中截取一段字符串时，尽量使用substring函数取得原始数据的一个子串，而不是为子串另外建立一份拷贝。这样你就有一个新的String对象，它与原始数据共享一个char数组。如果你有一个函数返回一个String对象，而你确切的知道这个字符串会被附加到一个Stri ngBuffer，那么，请改变这个函数的参数和实现方式，直接把结果附加到StringBuffer中，而不要再建立一个短命的临时对象。 一个更极端的例子是，把多维数组分成多个一维数组： int数组比Integer数组好，这也概括了一个基本事实，两个平行的int数组比(int,int)对象数组性能要好很多。同理，这试用于所有基本类型的组合。如果你想用一种容器存储(Foo,Bar)元组，尝试使用两个单独的Foo[]
Flash存储芯片工作原理概况
Flash 存储芯片工作原理: Flash 芯片并不是像光盘那样把信息刻上去的。为了更加清楚地说明，我首先让你知道计算机的信息是怎样储存的。计算机用的是二进制，也就是0与1。在二进制中，0与1可以组成任何数。而电脑的器件都有两种状态，可以表示0与1。比如三极管的断电与通电，磁性物质的已被磁化与未被磁化，物质平面的凹与击，都可以表示0与1。硬盘就是采用磁性物质记录信息的，磁盘上的磁性物质被磁化了就表示1，未被磁化就表示0，因为磁性在断电后不会丧失，所以磁盘断电后依然能保存数据。而内存的储存形式则不同，内存不是用磁性物质，而是用RAM 芯片。现在请你在一张纸上画一个“田”，就是画一个正方形再平均分成四份，这个“田”字就是一个内存，这样，“田”里面的四个空格就是内存的储存空间了，这个储存空间极小极小，只能储存电子。。好，内存现在开始工作。内存通电后，如果我要把“1010”这个信息保存在内存（现在画的“田”字）中，那么电子就会进入内存的储存空间里。“田”字的第一个空格你画一点东西表示电子，第二个空格不用画东西，第三个空格又画东西表示电子，第四个格不画东西。这样，“田”的第一格有电子，表示1，第二格没有，表示0，第三格有电子，表示1，第四格没有，表示0，内存就是这样把“1010”这个数据保存好了。电子是运动没有规律的物质，必须有一个电源才能规则地运动，内存通电时它很安守地在内存的储存空间里，一旦内存断电，电子失去了电源，就会露出它乱杂无章的本分，逃离出内存的空间去，所以，内存断电就不能保存数据了。再看看U 盘，U 盘里的储存芯片是Flash 芯片，它与RAM 芯片的工作原理相似但不同。现在你在纸上再画一个“田”字，这次要在四个空格中各画一个顶格的圆圈，这个圆圈不是表示电子，而是表示一种物质。好，Flash 芯片工作通电了，这次也 是保存“1010”这个数据。电子进入了“田”的第一个空格，也就是芯片的储存空间。电子把里面的物质改变了性质，为了表示这个物质改变了性质，你可以把“田”内的第一个圆圈涂上颜色。由于数据“1010”的第二位数是0，所以Flash 芯片的第二个空间没有电子，自然里面那个物质就不会改变了。第三位数是1，所以“田”的第三个空格通电，第四个不通电。现在你画的“田”字，第一个空格的物质涂上了颜
内存条的安装方法【图文讲解】
内存条的安装方法【图文讲解】 在安装内存条之前，大家不要忘了看看主板的说明书，看看主板支持哪些内存，可以安装的内存插槽位置及可安装的最大容量。不同内存条的安装过程其实都是大同小异的，这里主要说明常见的SDRAM、DDR RAM、RDRAM内存。下面一起来看看内存条的安装方法详细步骤图解： STEP1：首先将需要安装内存对应的内存插槽两侧的塑胶夹脚（通常也称为“保险栓”）往外侧扳动，使内存条能够插入，如图1所示。转自https://www.360docs.net/doc/b116139179.html, 转自电脑入门到精通网 转自电脑入门到精通网 小提示：在任何一块支持RDRAM的主板上，你都能够看到RIMM内存插槽是成对出现。因为RDRAM内存条是不能够一根单独使用，它必须是成对的出现。RDRAM 要求RIMM内存插槽中必须都插满，空余的RIMM内存插槽中必须插上传接板（也称“终结器”），这样才能够形成回路。转自https://www.360docs.net/doc/b116139179.html, 转自https://www.360docs.net/doc/b116139179.html, 转自电脑入门到精通网 转自https://www.360docs.net/doc/b116139179.html,
转自https://www.360docs.net/doc/b116139179.html, STEP2：拿起内存条，然后将内存条的引脚上的缺口对准内存插槽内的凸起（如图2所示）；或者按照内存条的金手指边上标示的编号1的位置对准内存插槽中标示编号1的位置。转自https://www.360docs.net/doc/b116139179.html, 转自https://www.360docs.net/doc/b116139179.html,
转自https://www.360docs.net/doc/b116139179.html, STEP3：最后稍微用点用力，垂直地将内存条插到内存插槽并压紧，直到内存插槽两头的保险栓自动卡住内存条两侧的缺口，如图3所示。 转自电脑入门到精通网 转自https://www.360docs.net/doc/b116139179.html, 本文由孕婴童网https://www.360docs.net/doc/b116139179.html,整理发布
内存基本知识详解
内存这样小小的一个硬件，却是PC系统中最必不可少的重要部件之一。而对于入门用户来说，可能从内存的类型、工作频率、接口类型这些简单的参数的印象都可能很模糊的，而对更深入的各项内存时序小参数就更摸不着头脑了。而对于进阶玩家来说，内存的一些具体的细小参数设置则足以影响到整套系统的超频效果和最终性能表现。如果不想当菜鸟的话，虽然不一定要把各种参数规格一一背熟，但起码有一个基本的认识，等真正需要用到的时候，查起来也不会毫无概念。 内存种类 目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。 DDR1内存 第一代DDR内存 DDR SDRAM 是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 DDR2内存
第二代DDR内存 DDR2 是DDR SDRAM 内存的第二代产品。它在DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。 DDR3内存 第三代DDR内存
DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。 内存SPD芯片 内存SPD芯片 SPD(Serial Presence Detect): SPD是一颗8针的EEPROM（Electrically Erasable Programmable ROM 电可擦写可编程只读存储器）, 容量为256字节，里面主要保存了该内存的相关资料，如容量、芯片厂商、内存模组厂商、工作速度等。SPD的内容一般由内存模组制造商写入。支持SPD的主板在启动时自动检测SPD中的资料，并以此设定内存的工作参数。 启动计算机后，主板BIOS就会读取SPD中的信息，主板北桥芯片组就会根据这些参数信息来自动配置相应的内存工作时序与控制寄存器，从而可以充分发挥内存条的性能。上述情况实现的前提条件是在BIOS设置界面中，将内存设置选项设为“By SPD”。当主板从内存条中不能检测到SPD信息时，它就只能提供一个较为保守的配置。 从某种意义上来说，SPD芯片是识别内存品牌的一个重要标志。如果SPD内的参数值设置得不合理，不但不能起到优化内存的作用，反而还会引起系统工作不稳定，甚至死机。因此，很多普通内存或兼容内存厂商为了避免兼容性问题，一般都将SPD中的内存工作参数设置得较为保守，从而限制了内存性能的充分发挥。更有甚者，一些不法厂商通过专门的读
内存的插法详解
内存的插法详解 信息 Intel xeon 5500系列处理器集成3个内存控制器，每个控制器控制一个通道，组成3通道内存，对内存的插法也有很多种情况，根据不同的插法可以达到性能和安全不同的效果，本文主要介绍HP ProLiant DL380G6 服务器内存的插法。 详细信息 内存槽位描述 如下图 内存选件 NOTE: 服务器不支持RDIMM 和UDIMM混插。如混插会导致服务器在BIOS初始化时停机。 服务器的内存子系统同时支持RDIMM 和UDIMM两种类型。如果提到DIMM时下面的信息适用于这两种类型。当特指RDIMM或UDIMM时，提到的信息只使用于那种类型。安装在服务器中的内存必须同种型号。 服务器支持下面的内存速率： 1. 单－rank和双－rank PC3-10600(DDR-1333) 内存运行在1333和1066MHz
2. 4- rank PC3-8500(DDR-1067)运行在1066MHz 根据处理器类型，安装的内存数量和安装的是UDIMM或者RDIMM，内存时钟速率可能会降低到1066或800MHz。更多的安装内存槽位影响信息，查看下面信息。 内存子系统架构 服务器的内存子系统划分为channels.每个处理器支持3个channel.每个channel支持3个内存。请看下面的表格 在Advanced ECC 模式中这种多channel 的架构提供了增强的性能。这种架构在Mirrored 和Lockstep 内存模式中同样适用。服务器支持RDIMM 和UDIMM。 通用内存安装准则 在所有的AMP模式中遵守下面的准则： 1.只有安装处理器对应的内存槽可以安装内存。 2.在多处理配置的机型中，为达到最大化性能的目的，尽可能均匀地分配所有处理器对应的内 存总容量。 3.不要混插UDIMM和RDIMM。 4.每个channel 最多支持两个UDIMM。 5.如果一个处理器安装了4-rank的内存，那么那个处理器的每个channel最多只能安装2条 内存。 6.如果一个channel 包含4-rank的内存，那么4-rank的内存必须首先被安装在这个 channel上。 内存频率请看下图
服务器内存安装方法
内存安装方法 本文主要简要介绍FlexServer服务器内存安装的方法，分为R390机架式服务器与B390刀片式服务器两部分。 总体上说，服务器内存安装依照编号顺序进行即可。服务器的所有内存插槽编号均由“数字+字母”的形式组成，实际安装时需要关注的仅仅是编号中的字母部分。扩容时按照A，B，C，D，……的顺序进行，同时兼顾多个CPU对应内存尽量均衡。 首先说机架式服务器，机架式服务器中R390为两路CPU，其每个CPU有4个通道12个内存。插槽机架式服务器的内存插槽上会盖有一个导风盖，盖子上会具体记录内存插槽编号： 简单说机架式服务器的主要扩容顺序如下： 12A-9B-1C-4D-11E-8F-2G-5H-10I-7J-3K-6L 只要看好对应的插槽进行安装即可。特别提醒的是在服务器中每个CPU两侧各有6个插槽，图中红线两侧的插槽分属两个不同CPU，扩容时请兼顾两个CPU的内存数量均衡。如果遇到奇数个数的内存，建议插在CPU1（主CPU）上。
内存条具体的形态如上图所示，进行安装前请先确保内存条本身完好，不应有任何的弯曲损坏。 安装时，先将插槽两侧的小卡扣向下按下，再将内存插入插槽中即可，插好后内存条应该无松动。由于内存下方一边较长一边较短，需要按照正确的方向进行放置。 小卡扣 较短一侧 对于刀片式服务器，扩容方法类似，只是刀片服务器中内存插槽数有所缩减。每个CPU只有4通道8个插槽，每个通道减为两个插槽。需要注意的是CPU与内存插槽的对应关系仍然没有改变，内存插槽分布在CPU两侧。 在扩容时，现将刀片从刀框上取下：
如上图所示，拔出刀片时请先开启卡扣。
DRAM原理详解
内存工作原理及发展历程 RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的性能。不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存。 虽然RAM的类型非常的多，但是这些内存在实现的机理方面还是具有很多相同的地方，所以本文的将会分为几个部分进行介绍，第一部分主要介绍SRAM和异步DRAM （asynchronous DRAM），在以后的章节中会对于实现机理更加复杂的FP、EDO和SDRAM 进行介绍，当然还会包括RDRAM和SGRAM等等。对于其中同你的观点相悖的地方，欢迎大家一起进行技术方面的探讨。 存储原理： 为了便于不同层次的读者都能基本的理解本文，所以我先来介绍一下很多用户都知道的东西。RAM主要的作用就是存储代码和数据供CPU在需要的时候调用。但是这些数据并不是像用袋子盛米那么简单，更像是图书馆中用有格子的书架存放书籍一样，不但要放进去还要能够在需要的时候准确的调用出来，虽然都是书但是每本书是不同的。对于RAM等存储器来说也是一样的，虽然存储的都是代表0和1的代码，但是不同的组合就是不同的数据。 让我们重新回到书和书架上来，如果有一个书架上有10行和10列格子（每行和每列都有0-9的编号），有100本书要存放在里面，那么我们使用一个行的编号＋一个列的编号就能确定某一本书的位置。如果已知这本书的编号87，那么我们首先锁定第8行，然后找到第7列就能准确的找到这本书了。在RAM存储器中也是利用了相似的原理。 现在让我们回到RAM存储器上，对于RAM存储器而言数据总线是用来传入数据或者传出数据的。因为存储器中的存储空间是如果前面提到的存放图书的书架一样通过一定的规则定义的，所以我们可以通过这个规则来把数据存放到存储器上相应的位置，而进行这种定位的工作就要依靠地址总线来实现了。对于CPU来说，RAM就象是一条长长的有很多空格的细线，每个空格都有一个唯一的地址与之相对应。如果CPU想要从RAM中调用数据，它首先需要给地址总线发送地址数据定位要存取的数据，然后等待若干个时钟周期之后，数据总线就会把数据传输给CPU。下面的示意图可以帮助你很好的理解这个过程。