EDA课程设计基于VHDL的四路抢答器
EDA小学期报告
设计课题： 四路抢答器
学 院： 信息学院
专业班级：
姓 名：
学 号：
指导教师：
职 称： 讲 师
日 期：2011年12月17日
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一 、摘要
EDA技术概述、可编程逻辑器件基础、典型FPGA/CPLD的结构与配置、原理图与宏功能模块设计、VHDL设计输入方式、VHDL结构与要素、VHDL基本语句与基本设计、VHDL设计进阶、数字接口实例及分析、通信算法实例及分析等，附录内容为EDA实验系统简介，并提供电子课件和习题解答。《EDA技术与WHDL设计》内容新颖，技术先进，由浅入深，既有关于EDA技术、大规模可编程逻辑器件和VHDL硬件描述语言的系统介绍，又有丰富的设计应用实例。本次试验是设计一个借助于EDA技术的只能四路抢答器。实现抢答的功能。
二‘关键词： EDA 、 四路抢答器 、 模拟和仿真
三设计要求：
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计的具体功能是：
1.可容纳四组参赛者进行抢答，每组设置一个抢答按钮供抢答者使用。
2.电路具有第一抢答信号的鉴别和锁存功能。在主持人交系统复位并发出抢答指令后，若有一组先按下抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2~3秒。此时，电路具备自锁功能，使他组的抢答开关不起作用。
3.具有计分功能，使每组在开始时的分数预置成100分，抢答后由主持人计分，答对一次加10分。
四、所用软件介绍
Quartos II 是Altera公司的综合性PLD开发软件，支持原理图、 - 2 - / 15
VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip
Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
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图1、Quartus II 运行界面
五、系统方案论证与模块划分：
根据系统设计要求可知：
1.系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR,系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；
2.系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LED_A、LES_B、LED_C、LED_D，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
3.本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能。
根据以上的分析，我们可将整个系统分为三个主要模块：抢鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ；对于需显示的信息，需增加或 - 4 - / 15
外接译码器，进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图2-1所示：
系统的工作原理如下：当主持人按下使能端EN1时，抢答器开始工作，A、B、C、D四个抢答者谁最先抢答成功则此选手的台号灯（LED_A—LED_D）将点亮，并且组别显示数码管将显示出抢答成功者的台号，并由蜂鸣器发出抢答成功的警报；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A-JF0_A、JF2_B-JF0_B、JF2_C-JF0_C、JF2_D-JF0_D、上。在此过程中，主持人可以采用计时手段（JSQ模块），打开计时器使计时预置控制端LDN有效，输入抢答或回答时间，使计时使能端EN有效（EN与EN1接在同一端，可共同控制），开始计时。完成第一轮抢答后，主持人清零，重新开始，步骤同上。
六、各个模块的功能实现
1按键存储电路模块
library ieee;
use ieee.std_logic_1164.all;
entity store is
port(en,clr:in std_logic;
cp:in std_logic_vector(3 downto 0);
q:out std_logic_vector(3 downto 0));
end; - 5 - / 15
architecture store_arc of store is
begin
process(cp,clr,en)
begin
if en='1'then
if clr='0'then
q<="0000";
elsif cp="0001"then q<="0001";
elsif cp="0010"then q<="0010";
elsif cp="0100"then q<="0100";
elsif cp="1000"then q<="1000";
end if;
end if;
end process; end store_arc;
图2、按键存储电路仿真图
2锁存器模块
library ieee;
use ieee.std_logic_1164.all;
entity lock is
port(d:in std_logic_vector(3 downto 0); - 6 - / 15
clk,clr:in std_logic;
q:out std_logic_vector(3 downto 0);
alm:out std_logic);
end lock;
architecture lockb_arc of lock is
signal al:std_logic;
signal ql:std_logic_vector(3 downto 0);
begin
process(clk,clr)
begin
if clr='0'then
ql<="0000";al<='0';
elsif clk'event and clk='1'then
ql<=d;
al<=d(0) or d(1) or d(2) or d(3);
end if;
end process;
alm<=al;q<=ql; end lockb_arc;
图3、锁存器仿真波形 - 7 - / 15
3、译码电路模块
library ieee;
use ieee.std_logic_1164.all;
entity decode is
port(clr,clk:in std_logic;
ssin: in std_logic_vector(3 downto 0);
ssout: out std_logic_vector(6 downto 0));
end decode;
architecture decode_arc of decode is
begin
process(ssin)
begin
if clr='0'then
ssout<="0000000";
elsif clk'event and clk='1'then
case ssin is
when"0001"=>ssout<="0000110";
when"0010"=>ssout<="1011011";
when"0011"=>ssout<="1001111";
when"0100"=>ssout<="1100110";
when others=>ssout<="0000000";
end case;
end if; - 8 - / 15
end process; end decode_arc;
图4、译码电路的仿真
4编码模块
library ieee;
use ieee.std_logic_1164.all;
entity encode is
port(d: in std_logic_vector(3 downto 0);
q:out std_logic_vector(3 downto 0));
end encode;
architecture encode_arc of encode is
begin
process(d)
begin
if d="0001" then q<="0001";
elsif d="0010" then q<="0010";
elsif d="0011" then q<="0100";
elsif d="0100" then q<="1000";
else q<="0000";
end if;
四人抢答器电路设计数字电子技术课程设计
题目：抢答器电路设计
一、设计任务与要求
(1)可容纳四组参赛的数字式抢答器。
（2）当某台参赛者按下抢答开关时，由数码管显示该台编号并伴有声响。此时，抢答器不再接收其他输入信号。
（3）电路具有定时功能。要求回答问题的时间≤60秒（显示为00~59），时间显示采用倒计时方式。当达到限定时间时，发出声响提示。
（4）具有计分功能。要求能设定初始分值，能进行加减分。
（5）在复位状态下台号数码管不作任何显示（灭灯）。
二、方案设计与论证
抢答器的基本工作原理：
1、 当主持人按下“开关”按钮后，选手可以通过按按钮的快慢来决定由谁来回答，按得快的选手的编号显示在电子显示管上并伴有响声。
2、 此后选手输入被锁住，如果主持人按下复位键则编号显示处不作任何显示。
3、 然后主持人就按下计时开关，选手开始作答，作答的时间少于60秒，以倒数的方式进行，而且通过显示屏把时间显示出来。
4、 当选手作答仅剩10秒时，开始通过喇叭响来做提示。如果到了显示“00”时，计时器不再进行倒数而停留在“00”状态。
5、 此时选手仍没有作答成功，则主持人会对该选手进行减分处理，如果在“00”之前作答成功则加分，分数也是通过计分器显示出来。
6、 之后主持人按下开关，所有的显示及工作状态回到初始状态以便进行下一次答题。
原理框架图（图1）
图1.原理框架图
方案一、对照上面原理框架图，各个主要的部分选用对应功能的芯片进行设计，如果在仿真时没能找到相应的芯片则用相近的。比如在选手抢答时的输入用74148优先编码器进行编码让一个输入有效，并用七段显示译码器显示出台号。
方案二、对照框架图，选用各种逻辑站以及相关的逻辑函数进行设计，编号进直接把锁存器的输出转化8421BCD码，并通过逻辑函数表达式的方式输入到显示译码器中让其显示出来。
通过比较可以得出方案一更可行，理由在于芯片组上集成的功能要强大些，且用的元器件的数目会相对少一些这样会更美观而且不容易出错。
EDA实验报告
目 录
第一部分 实验开发系统概述及使用说明.............................................................. １
第一章 EDA实验系统 ....................................................................................... １
第二章 EDA/SOPC实验系统 ............................................................................ ７
第二部分 实验部分............................................................................................ １０
实验一 EDA工具基本操作与应用 ........................................................... １０
实验二 计数器设计..................................................................................... ２４
实验三 串入/并出移位寄存器实现 ........................................................... ２６
实验四 四人抢答器设计............................................................................. ２８
实验五 序列检测器设计............................................................................. ２９
电子技术自主设计实验报告 ——四人抢答器
自主设计实验
5.6智力竞赛抢答器设计
1.实验目的
1）熟悉74LS174 D触发器的管脚排列及功能。
2）熟悉74LS00、74LS20与非门的管脚排列及功能。
3）设计相应的电路图，标注元器件参数，并进行实验。
2.总体设计方案或技术路线
利用74LS175 D触发器设计供四人用的智力竞赛抢答器，用以判断抢答优先权。
抢答开始之前，由主持人按下复位开关清除信号，所有的指示灯和数码管均熄灭。当主持人宣布“开始抢答”后，首先做出判断的参赛者立即按下按钮，对应的指示灯点亮，同时数码管显示该选手的序号，而其余三个参赛者的按钮将不起作用，信号也不再被输出，直到支持人再次清除信号为止。
数码管显示要求利用试验箱上的CD4511数码管实现。
但由于没有买到74LS175 D 触发器，故选择了74LS174 D触发器为六上升沿D触发器来替代作为实验中的主要器件。74LS174 D触发器输出仅有Q没有Q__，为实现功能通过74LS04非门或74LS00与非门来实现。
3.实验电路图
(1)芯片管脚排列图
74LS174
(2)初步设计电路
（3）改进后电路
完全用芯片连接
4. 仪器设备名称、型号
1）直流稳压电源 1台
2）数字万用表 1只
3）EEL-69模拟、数字电子技术实验箱 1台
74LS174D触发器，74LS00、74LS20与非门，74LS04非门，CD4511数码管，电阻，电容，导线若干。
5.理论分析或仿真分析结果
（1）理论分析
清零端R__D和时钟脉冲C是六个D触发器共用的。
抢答前先清零，1Q-4Q均为“0”，相应的发光二极管LED1-LED4都不亮；1Q__-4Q__均为“1”,与非门G1输出为“0”，扬声器不响。同时G2输出为“1”，将G3打开，时钟脉冲C可以经过G3进入D触发器的C端。此时，由于S1-S4均未按下，1D-4D均为“0”，所以触发器的状态不变。
抢答开始，若S1首先被按下，1D和1Q均变为“1”，相应的发光二极管LED1亮；1Q__变为“0”，G1的输出为“1”，扬声器发响。同时G2输出为“0”，将G3封闭，时钟脉冲C便不能经过G3进入D触发器。由于没有时钟脉冲，因此再次接着按下其他按钮，就不起作用了，触发器的状态不改变。
四路抢答器设计报告
四路抢答器
设 计 报 告
专业：物理学 班级：09物理学2班
姓名：xxx 学号：1226
姓名：xxx 学号：1251
姓名：xxx 学号：1225
姓名：xxx 学号：1208
姓名：xxx 学号：1231
指导老师： xx
日期：2012年6月12日
摘要
抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。本设计是以四路抢答为基本理念，考虑到依需要设定限时和记数的原理，利用AT89C52单片机以及外围接口实现的抢答系统，利用单片机的定时器/ 计数器定时和记数的原理，将软件、硬件有机地结合起来，使得系统能够正确地进行计时，同时使数码管能够正确地显示时间。用开关做键盘输出，蜂鸣器给出声响提示。同时系统能够实现：抢答开始后，若有选手先按动抢答按钮，该选手编号就会在显示器上显示同时蜂鸣器会发出音响，而且禁止其他选手抢答。优先抢答的选手的编号一直保持到主持人将系统清零为止。抢答器同时具有限时抢答功能。当主持人按下按钮后，定时器开始倒计时，并显示倒计时时间（15s）。如果时间已到，无人抢答，则本次抢答无效。本次实验巧妙运用单片机技术，大大的减少了电路的复杂性。
关键词：AT89C52 数码管 抢答器 计时
目录
一、设计任务和要求 ………………………………… 4
二、方案的选择的论证……………………………… 5
三、原理图…………………………………………… 7
四、电路图及工作原理……………………………… 9
五、组装与调试……………………………………… 10
六、电路的特点……………………………………… 12
七、元器件列表………………………………………13
八、参考文献…………………………………………13
九、感想和体会………………………………………13
十、附录……………………………………………… 17
数电课程设计四人智力竞赛抢答器
数电课程设计四人智力竞赛抢答器
西华大学课程设计说明书数电课程设计四人智力竞
赛抢答器
建议：
设计一个供四人参赛的抢答器，能准确分辨、记录第一个有效按下抢答键者，并用光指示；
主持人没正式宣布答对已经开始时，答对不起作用。主持人正式宣布答对已经开始时，按“已经开始”键，答对已经开始，同时启动计时器计时；开拓建议：
外加一个计时器，计时器计时采用正计数的方式，以加强现场气氛，增加紧迫感。若预定时间内无人抢答，自动给出信号停止抢答，以免冷场。倒计数定时器的时间精确到秒，最多为两分钟，一旦超出限时，则取消抢答权。
这次设计的智力竞赛抢答器，主要就是由三个部分形成：一个就是由几个d触发器的形成的用作答对的部分，用三个74ls192形成用作计时器
-1-
西华大学课程设计说明书2.总体方案设计
2.1方案说明：
以下设计的就是智力抢答器的方案流程图：
抢答控制器光提示计时显示秒脉冲计时控制主持人控制图2.1方案流程图
抢答器主要就是由f1就是四d触发器74ls175，f2就是双四输出与非门74ls20；f3就是74ls20共同组成的多谐振荡器；f4就是74ls74共同组成的四分频电路。
工作原理：是当主持人按下抢答开关时，选手能进行抢答，抢答开始时，由主持人清除信号，按下复位开关s，74ls175的输出q1~~q4全为0.所有发光二极管的led均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过的与非门f2送出信号锁住其
-2-
西华大学课程设计说明书他三个抢答者的电路，不再接受其他信号，直到主持人再次清除信号为止。电路图如下：
2.2方案优点 ，方案的设计是每当有选手抢答成功时，都会有声光伴随，而且是具体到每一位，给人直观的感觉。该方案简洁、易行，而且使用到的元器件也都是我们所常用到的一些元件比如：74ls175以及开关二极管电阻显得更简单、明了。
四路数字强答器
能源工程学院
数字电子技术课程设计报告
设计题目：四路数字抢答器
专业班级：电子信息科学与技术0902班
设计人员：武艳(200992001229)
指导老师：冷爱莲
报告成绩：
完成时间：2011年6月17日
目录
一、设计目的………………………………………………………….
二、设计任务及要求…………………………………………………..
三、基本原理及功能描述……………………………………….
四、各部分电路具体设计原理…………………………………..
1）抢答锁存电路部分………………………………………………………
2）显示电路部分……………………………………………………………
3）脉冲产生电路……………………………………………………………
4）违规判断电路部分………………………………………………………
五、总体电路图…………………………………………………....
六、设计总结………………………………………………………
七、参考文献..........................................
一．设计目的
利用所学数字电路的理论知识，用中，小规模集成电路设计数字抢答器，熟
悉数字抢答器的组成及工作原理。掌握相关芯片的逻辑功能及使用方法。
二．设计任务及要求
1）设计四路抢答器，允许在规定的时间内抢答并用数码显示器显示抢答者得好书同时绿灯亮，其他选手无法抢答；
2）支持人按下开始开关后开始抢答，有人抢答后时间停止计时，锁住时间并显示抢答时间；
3）在抢答开始命令发出后，超过规定时间没人抢答，抢答器锁住，抢答者不能做出抢答，不显示号码；
4）在主持人未按下开关做出抢答为犯规抢答，显示抢答者得号码，同时红灯亮。
三、基本原理及功能描述
电路总体方框图如下，主要脉冲产生、锁存器、编码译码显示电路、倒计时、音响产生等电路组成。
其工作原理为：接通电源后，主持人开关开始时接地处于禁止状态，抢答电路的数码管显示为0，定时器显示时间为0;此时，若有人抢答，为违规抢答，数码管显示其编号，同时红灯警告，定时器显示时间不变；主持人将开关直“开始”端，宣布“开始”，抢答器工作，同时定时器计时，选手在规定时间内抢答时，抢答器完成：优先判断，编码锁存，抢答电路数码管显示其编号，计时部分停止计时，同时路灯亮。若在10秒内无人抢答，10秒到后抢答器自动锁定，计时器停止计数，抢答无效。如果再次抢答必须由由主持人再次操作“清零”和“开始”状态开关。
单片机四路抢答器的设计
1 1单片机简介
1.1单片机的工作过程
单片机自动完成赋予它的任务的过程，也就是单片机执行程序的过程，即一条条执行的指令的过程，所谓指令就是把要求单片机执行的各种操作用的命令的形式写下来，这是在设计人员赋予它的指令系统所决定的，一条指令对应着一种基本操作；单片机所能执行的全部指令，就是该单片机的指令系统，不同种类的单片机，其指令系统亦不同。为使单片机能自动完成某一特定任务，必须把要解决的问题编成一系列指令（这些指令必须是选定单片机能识别和执行的指令），这一系列指令的集合就成为程序，程序需要预先存放在具有存储功能的部件——存储器中。存储器由许多存储单元（最小的存储单位）组成，就像大楼房有许多房间组成一样，指令就存放在这些单元里，单元里的指令取出并执行就像大楼房的每个房间的被分配到了唯一一个房间号一样，每一个存储单元也必须被分配到唯一的地址号，该地址号称为存储单元的地址，这样只要知道了存储单元的地址，就可以找到这个存储单元，其中存储的指令就可以被取出，然后再被执行。
程序通常是顺序执行的，所以程序中的指令也是一条条顺序存放的，单片机在执行程序时要能把这些指令一条条取出并加以执行，必须有一个部件能追踪指令所在的地址，这一部件就是程序计数器PC（包含在CPU中），在开始执行程序时，给PC赋以程序中第一条指令所在的地址，然后取得每一条要执行的命令，PC在中的内容就会自动增加，增加量由本条指令长度决定，可能是1、2或3，以指向下一条指令的起始地址，保证指令顺序执行。
1.2 AT89C51
AT89C51单片机是采用高性能的静态80C51 设计由先进CMOS 工艺制造并带有非易失性Flash 程序存储器，全部支持12 时钟和6 时钟操作。P89C51X2 和P89C52X2/54X2/58X2 分别包含128 字节和256 字节RAM 32 条I/O 口线3 个16 位定时/计数器6 输入4 优先级嵌套中断结构1 个串行I/O 口可用于多机通信I/O 扩展或全双工UART以及片内振荡器和时钟电路。此外由于器件采用了静态设计可提供很宽的操作频率范围频率可降至0 可实现两个由软件选择的节电模式空闲模式和掉电模式空闲模式冻结CPU 但RAM 定时器串口和中断系统仍然 2 工作。掉电模式保存RAM 的内容但是冻结振荡器导致所有其它的片内功能停止工作由于设计是静态的时钟可停止而不会丢失用户数据运行可从时钟停止处恢复。
PLC控制简单四路智能抢答器课程设计报告书
综合课程设计报告
设计题目_智能定时抢答器的设计_设计
电气工程及其自动化专业综合课程设计任务书(专题24)
系(部):机电工程系专业:电气工程及其自动化类:电气12-1
学生 小组成员
教师 标题名称 智能定时抢答器
设计要求和设计参数
基本任务:
1.设计一个智能定时抢答器。
2.几位选手。谁先按下手中的按钮，LED显示屏SM就会显示出对应的选手。
3.开启开始按钮后，可以抢着回答。
4.显示抢答的剩余时间。
扮演角色:
无线抢先控制。
设计工作量 第二周:1。找资料，按要求给出总体设计方案、详细单元设计和系统集成调试，按要求撰写设计任务书。
2.学会使用Proteus 7软件，使用Proteus 7进行仿真。
3.学会使用Protel软件，利用Protel完成原理图绘制。
行程安排 开始和结束日期 工作量 评论
2015.6.22 分配任务和研究 1天
2015.6.23 方案确定 1天
2015.6.24-2015.6.30 基于的原理图设计、仿真和调试 5天
2015.7.1 写一份设计报告 1天
2015.7.2-2015.7.3 (指被告)为自己辩护 2天
主要参考资料 1.康等，模拟电子技术基础(第5版)，高等教育，2006。
2.信、王玉峰、湘黔。基于Multisim9和protel99的电路设计与仿真
3.梁森，自动检测技术及应用(第二版)，机械工业，2011。
4.芮鑫主编:单片机原理与应用教程，机械工业，2003。
讲师签名
年日 科室(部门)主管领导意见
法官老师
年日
年日
教研室
想法
年日
一、设计目的
1. 精通PLC的硬件组成和各种指令的应用。
2. 掌握小型PLC应用系统的设计步骤。
3. 熟悉PLC开发系统的应用和软件调试过程。
4. 通过分析和判断设计过程中的失误，进一步锻炼和培养学生的实践能力。
二、设计要求
1.抢答器可供四组选手同时参加比赛。
基于Quartus完成的四路抢答器设计_豆晓东
23Computer CD Software and Applications产业聚焦Industry focus智慧城市
1 FLEX10KFLEX10K系列器件首次采用嵌入式阵列，其容量高达25万门。由于它的高密度和易于在设计中实现复杂宏函数和存储器，因此可以把一个子系集成在单一芯片上，而每个FLEX10K器件都包含一个嵌入式阵列，每个嵌入式阵列可以实现专用的功能，因此嵌入式阵列可以减少芯片的体积，使其运行速度更快，使用更灵活。2 VHLD硬件描述语言简介VHDL最早是由美国国防部提出的。作为硬件描述语言的第一个国际标准，VHDL描述电路行为的算法有很多优点：（1）设计层次较高，用于较复杂的计算时，能尽早发现存在的问题，缩短设计周期。（2）独立实现、修改方便。（3）移植性强，其源代码已成为一种输入标准，可用于各种不同的EDA工具。（4）VHDL类型众多而且支持用户自定义类型，支持自顶而下的设计方法和多种电路的设计。3 QuartusⅡ简介Altera的QuartusⅡ设计软件继承了MAX+plusⅡ的所有优点，是更加完善的PLD设计工具。它提供了完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统（SOPC）提供全面的设计环境。4 设计思路设计制作一个竞赛抢答器，每组受控于一个抢答按键，分别为s0、s1、s2、s3，设置主持人控制键rst，用于控制整个系统清零和抢答有效控制。按下复位键时，系统清零；抬起复位键时，抢答开始；系统具有第一抢答信号鉴别和锁存功能。在主持人将系统复位并使抢答有效开始后，第一抢答者按下抢答按钮，电路应记忆下第一抢答者的组别，并封锁其他各组的按钮，即其他任何一组按键都不会使电路响应；系统以两种方式指示第一抢答者：一是通过对应的输出引脚让数码管显示组别号；二是在第一抢答者产生时，蜂鸣器响起。5 原理分析5.1 抢答器鉴别模块在这个模块中主要实现抢答过程中的抢答功能，还能记录抢答者的台号，并且能实现当有一路抢答按键按下时，其余各路被封锁的功能。其中有四个抢答信号s0、s1、s2、s3；抢答使能信号s；抢答状态显示信号states；抢基于Quartus完成的四路抢答器设计豆晓东，倪春伟，周振 / 北华航天工业学院电子工程系，河北廊坊 065000摘 要：针对实际应用的需要，利用可编程逻辑器件设计了抢答器。该抢答器单元电路的软件设计利用硬件描述语言设计完成。设计了控制主电路、数字显示电路、编码译码电路功能，并利用Quartus工具软件完成了编译仿真验证；硬件选择FLEX10K系列的EPF10K10LC84-4芯片来实现抢答器的系统功能。该抢答器具有很强的功能扩充性，应用效果良好。关键词：可编程逻辑器件；抢答器；硬件描述语言；仿真；系统可编程答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。5.2 报警模块（已包含在抢答鉴别模块里）在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有人抢答时蜂鸣器开始报警，有效电平输入信号i；状态输出信号q；计数脉冲clk2。5.3 译码模块在这个模块中主要实现抢答过程中将选手的台号转换成二进制码并送给数码管显示。各模块程序如下：抢答鉴别模块：library ieee；--抢答鉴别模块use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity qdjb is port(rst，clk2：in std_logic； s0，s1，s2，s3：in std_logic； states：buffer std_logic_vector(3 downto 0)；tmp：out std_logic)；end qdjb；architecture one of qdjb issignal st：std_logic_vector(3 downto 0)；beginp1：process(s0，rst，s1，s2，s3，clk2) begin if rst='0' then tmp<='0'；st<="0000"； elsif clk2'event and clk2='1' then if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' ) then st(0)<='1'； end if ； if (s1='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' ) then st(1)<='1'； end if ； if (s2='1' or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' ) then st(2)<='1'； end if ； if (s3='1' or st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' ) then st(3)<='1'； end if ；◆中图分类号：TM571.61
数电课程设计报告四人智力竞赛抢答器电路的设计Word
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数字电子技术实习报告
（四人智力竞赛抢答器电路的设计）
一 、设计目的
1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。
2.熟悉数字集成电路的设计和使用方法。
二 、设计任务与要求
1.设计任务
设计一台可供4名选手参加比赛的智力竞赛抢答器。选手时，数码管显示选手组号，同时对应的LED灯亮。
2. 设计要求
1) 四名选手编号为:1,2,3,4。各有一个抢答按钮，按钮的编号与选手的组号对应，也分别为1,2,3,4。
2) 给主持人设计一个控制按钮，用来控制系统清零(抢答显示数码管灭灯）和抢答开始。
3) 抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，该选手编号立即被锁存，并在抢答器上显示该编号，如不慎侵犯了你的权益，请联系我们告知！
同时LED灯给出灯光提示，封锁输入编码电路，禁止其他选手抢答。抢答选手编号一直保持到主持人清零为止。如不慎侵犯了你的权益，请联系我们告知！
4) 用555产生频率为1Hz的脉冲信号，作为定时计数器的ＣP信号。
三、四人智力竞赛抢答器的电路原理及设计
方案一:
1.四人智力竞赛抢答器的原理仿真图如下
其工作原理为：接通电源后，主持人将开关拨到"清除"状态，抢答器处于禁止状态，编号显示器灭灯；主持人将开关置开始"状态，宣布"开始"抢答器工作。选手按抢答按钮抢答时，信号通过D触发器锁存并输出到后级得CD4511BCD译码器和发光二极管；根据信号点亮发光二极管和数码管显示按钮的编号。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。
２．单元电路的原理分析：
1）抢答器电路 其功能主要有74LS175D触发器和74LS20和74LS00完成。该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，；二是禁止其他选手按键操作无效。工作过程：开关如不慎侵犯了你的权益，请联系我们告知！