DSP原理及应用 第2章 TMS320C54x数字信号处理器硬件结构

图2-5 桶形移位器的功能框图
3．乘法器/加法器单元

C54x CPU有一个1717位的硬件乘法器，与40位 的专用加法器相连，可以在单周期内完成一次乘 法累加运算。其功能框图如图2-6所示。乘法器的 输出经小数/整数乘法（FRCT）输入控制后加到 加法器的一个输入端，加法器的另一个输入端来 自累加器A或B。 加法器还包括零检测器、舍入器（二进制补码） 及溢出/饱和逻辑电路。
图2-4 ALU功能框图
2．桶形移位寄存器

如图2-5所示为桶形移位寄存器的功能框图。桶形 移位寄存器的输入可以为：①从DB获得的16位 操作数；②从DB和CB获得的32位操作数；③从 累加器A或B获得的40位操作数。桶形移位寄存 器的输出连到ALU或经过MSW/LSW（最高有效 字/最低有效字）写选择单元至EB总线。
双地址生成器包括8个辅助寄存器和两个辅助寄存器算术 运算单元（ARAU）。 返回首页

存储器

64 K字程序存储器、64 K字数据存储器以及64 K 字I/O空间。在C548、C549、C5402、C5410和 C5420中程序存储器可以扩展。
指令系统

单指令重复和块指令重复操作。 块存储器传送指令。
2 0000H Page2: 低16K 外部
... ...
F 0000H Page15: 低16K 外部
1 3FFFH 1 4000H Page 0 64K
2 3FFFH 2 4000H
F 3FFFH
... F 4000H Page15: 高48 K 外部
Page1: 高48K 外部
Page2: 高48K 外部

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2.3.3 数据存储器

通过对处理器方式状态寄存器PMST的DROM位 的 设 置 ， 将 片 内 ROM 配 置 在 数 据 存 储 器 空 间 （DROM=1），这样，可以用指令将片内ROM作 为数据存储器中的数据ROM来读取。复位时， DROM位被清0。
64K字的数据存储器空间包括数据存储器映象寄 存器，0000H～001FH是常用的CPU寄存器地址， 0020H～005FH是片内外设寄存器的地址。表2-1

无论MP/状态如何，将FF80H加到地址总线。
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数据线变为高阻态，控制线处于无效状态。
产生信号。 ST1中的中断方式位INTM置1，关闭所有可屏蔽 中断。 中断标志寄存器IFR清0。

产生同步复位信号（），初始化外围电路。
下列状态位置成初始值

ARP = 0 ASM = 0

图2-6 乘法器/加法器单元功能框图
4．比较、选择和存储单元（CSSU）

比 较 、 选 择 和 存 储 单 元 （ CSSU） 是 专 门 为 Viterbi算法设计的加法/比较/选择（ACS）操作 的硬件单元，其功能框图如图2-7所示。 CSSU 支 持 均 衡 器 和 信 道 译 码 器 所 用 的 各 种 Viterbi算法。Viterbi算法示意图如图2-8所示。
说明
AH BH CH DH EH FH 10H～17H
SP
BK BRC RSA
18H
19H 1AH 1BH
堆栈指针
循环缓冲大小 块重复计数器 块重复起始地址寄存器
名称 REA
地址 1CH
说明 块重复终止地址寄存器
PMST
XPC TIM PRD TCR SWWSR BSCR SWCR HPIC TIM1 PRD1

电源

可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。

可以控制关断CLKOUT输出信号。
在片仿真接口

具 有 符 合 IEEEll49.1 标 准 的 在 片 仿 真 接 口 （JTAG）。 单周期定点指令的执行时间为25/20/15/12.5/10ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。

程序空间： 页0 0000H 保留（OVLY=1 ） 外部（OVLY=0） 007FH 0080H 片内DRAM： 16K （OVLY=1） 外部（OVLY=0） 007FH 0080H 0000H
程序空间： 页0 0000H 保留（OVLY=1 ） 外部（OVLY=0） 片内DRAM： 16K （OVLY=1） 外部（OVLY=0） 片外 005FH 0060H 007FH 0080H 3 FFFH 4000H
表2-3 状态寄存器ST1(2)
15～7 IPTR
6 MP/ MC
5 OV LY
4 AV IS
3 DRO M
2 CLKO FFt
1 SMU Lt
0 SS Tt
图2-11 处理器方式状态寄存器 PMST的位结构
表2-4 状态寄存器PMST
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2.5 TMS320C54x片内外设简介
1．通用I/O引脚
32位长操作数令。
同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令。 条件存储指令。 从中断快速返回指令。
在片外围电路（如图2-1所示）

软件可编程等待状态发生器。 可编程分区转换逻辑电路。


带有内部振荡器。
外部总线关断控制，以断开外部的数据总线、地 址总线和控制信号。 数据总线具有总线保持器特性。 可编程定时器。并行主机接口（HPl）。
15～13
12
11
10
9
8～0
ARP
TC
C
OV A
OV B
DP
图2-9 状态寄存器ST0位结构
表2-2 状态寄存器ST0
15
14
13
12
11
10
9
8
7
6
5
4～ 0
BR AF
CP L
XF
HM
INT M
0
OV M
SX M
C16
FR CT
CM PT
AS M
图2-10 状态寄存器ST1的位结构
表2-3 状态寄存器ST1(1)
片外
片内ROM:4K
保留 FF7FH FF80H FFFFH 中断矢量 （外部） MP/MC=1 （微处理器模式） FF7FH FF80H FFFFH 中断矢量 （片内） MP/ MC=0 （微型计算机模式）
图2-2 TMS320VC5402存储器分配图
0 0000H
1 0000H Page1: 低16K 外部
6．CPU状态和控制寄存器

TMS320C54x有三个状态和控制寄存器，分别为 状态寄存器ST0、状态寄存器ST1和处理器方式 状态寄存器PMST。ST0和ST1包括各种工作条件 和工作方式的状态，PMST包括存储器配置状态 和控制信息。

状态寄存器ST0的位结构如图2-9所示，表2-2所 示是ST0的说明。
2．定时器 3．时钟发生器 4．主机接口（HPI） 5．串行口
6．软件可编程等待状态发生器
7．可编程分区转换逻辑
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2.6 硬件复位操作
复位期间，处理器进行以下操作：

PMST中的中断向量指针IPTR设置成1FFH。 PMST中的MP/位设置成与引脚MP/状态相同的值。 PC设置为FF80H。 扩展程序计数器XPC清0。
数据空间 存储器映象 寄存器 暂存器SPRAM 片内DRAM： 16K
3 FFFH 4000H
3 FFFH 4000H EFFFH F000H FEFFH FF00H
片外 EFFFH F000H 片内 ROM DROM=1 ） （ FEFFH 外部（DROM=0） FF00H 保留 FF7FH （DROM=1） FF80H 外部（DROM=0） FFFFH
1DH
1EH 24H 25H 26H 28H 29H 2BH 2CH 30H 31H
处理器方式状态寄存器
扩展程序计数器 定时器0寄存器 定时器0周期寄存器 定时器0控制寄存器 软件等待状态寄存器 分区转换控制寄存器 软件等待状态控制寄存器 主机接口控制寄存器 定时器1寄存器 定时器1周期寄存器
TCR1

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2.3 TMS320C54x的存储器分配

2.3.1 存储器空间
2.3.2 程序存储器 2.3.3 数据存储器 2.3.4 I/O存储器
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2.3.1 存储器空间

TMS320C54x存储器由3个独立的可选择空间组 成：程序空间、数据空间和I/O空间。
程序存储器空间包括程序指令和程序中所需的常 数表格；数据存储器空间用于存储需要程序处理 的数据或程序处理后的结果；I/O空间用于与外部 存储器映象的外设接口，也可以用于扩展外部数 据存储空间。

图2-7 比较、选择和存储单元 （CSSU）功能框图
图2-8 Viterbi算法示意图
5．指数编码器

指数编码器用于支持单周期指令EXP的专用硬件。 在EXP指令中，累加器中的指数值能以二进制补 码的形式（-8~31）存储在T寄存器中。指数值定 义为前面的冗余位数减8的差值，即累加器中为 消除非有效符号位所需移动的位数。当累加器中 的值超过32位时，指数为负值。
GPIOCR GPIOSR
32H
3CH 3DH
定时器1控制寄存器
通用I/O控制寄存器，控制主机接口和TOUTl 通用I/O状态寄存器，主机接口作通用I/O时有用
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2.3.4 I/O存储器

除程序存储器空间和数据存储器空间外，C54x系 列器件还提供了I/O存储器空间，利用I/O空间可 以扩展外部存储器。 I/O存储器空间为64K字 （0000h～FFFFh），有两条指令PORTR和 PORTW可以对I/O存储器空间操作，读写时序与 程序存储器空间和数据存储器空间有很大不同。