2.超前进位加法器设计

湖南师范大学职业技术学院（工学院）实验数据报告单

实验课程：计算机组成原理

实验题目：超前进位加法器设计

实验日期： 2011年 10 月 25 日

专业：电子信息工程年级：09级班级:01班姓名:温永学号：2009180106

一．实验目的

（1）掌握超前进位加法器的原理及其设计方法。

（2）熟悉CPLD应用设计及EDA软件的使用。

二．实验内容

（1）比较超前进位与一般全加器的区别。.

（2）了解加法器的工作原理，掌握超前进位产生电路的设计方法.

（3）正确将电路原理图下载到试验箱中.

三.实验原理

加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。

全加器的逻辑表达式为：

图1全加器逻辑电路图

本算法的核心思想是把8位加法器分成两个4位加法器，先求出低4位加法器的各个进位，特别是向向4位加法器的进位C4然后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器。如此递归。

图2超前进位扩展算法示意图

四.实验结果与分析

超前进位全加器是集成全加器的一种，全加器是常用的算术运算电路，在一位全加器的基础上，可以构成多位全加器。当两个n位二进制数相加时，进位方式有两种，即逐位进位和超前进位，目前生产的集成四位全加器也具有上述两种进位方式。每一位相加结果，必须等到低一位的进位产生以后才能建立，这种结构叫做逐位进位全加器(或串行进位全加器)。逐位进位全加器的最大缺点是运算速度慢。为提高运算速度，必须设法减小或消除由于进位信号逐级传递所耗费的时间。为了提高运算速度，制成了超前进位全加器。超前进位全加器各位进位信号的产生均只需要经历一级与非门和一级与或非门的延迟时间，比逐位进位的全加器大大缩短了时间。

实验成绩：

指导老师签名: