FIR带通滤波器的FPGA实现

ｙ（行）＝≥：ｘ（ｎ—ｉ）＾（ｉ）
（１）
＝蜀
式中：ｚ（咒）是输入采样序列；＾（，ｚ）是滤波器系数；Ｌ是
滤波器阶数；３，（咒）表示滤波器输出序列，为ｚ（以）和
ｈ（竹）的卷积。ＦＩＲ滤波器基本结构如图１所示。
图１ ＦＩＲ滤波器基本结构
对于一个４阶滤波器子系统其输出可表示为： ｙ（行）＝＾（Ｏ）ｚ（咒）＋ｈ（１）ｚ（，ｚ一１）＋ ｈ（２）ｚ（咒一２）＋ｈ（３）ｚ（以一３） （２）
中图分类号：ＴＮ７１３＋．７
文献标识码：Ａ
文章编号：１００４—３７３Ｘ（２００９）１８—０２８一０３
Ｄｅｓｉｇｎ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ Ｂａｎｄｐａｓｓ Ｆｉｌｔｅｒ ＳＨＩ Ｘｉｎｇｈｕａ。ＷＵ Ｇｕａｎｇｍｉｎ
（Ｆａｃｕｌｔｙ ｏｆ Ｓｃｉｅｎｃｅ，Ｋｕｎｍｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｋｕｎｍｉｎｇ，６５００９３，Ｃｈｉｎａ）
２
Ｓｉｍｕｌｉｎｋ的模型仿真
在Ｓｉｍｕｌｉｎｋ环境下设计仿真时间等参数，运行仿 真得到滤波输出的幅频相应图和时域图如图２，图３ 所示。
图２中纵横坐标分别代表了幅值和频率值显示，
万方数据
Ｍａｇｎｉｔｕｄｅ，Ｆｒｅｑｕｅｎｃｙ单位分别是ｄＢ（幅值单位也称 衰减倍数）和ＭＨｚ（横坐标每格单位相比ｋＨｚ被放大 １０４便于观察）。纵横轴每格量为５ ｄＢ和５０ ＭＨｚ。从 该频谱图中可看出，滤波后通带内幅频曲线相对平缓， 带外衰减较大，由滤波前的连续幅频变成了选择通过的 单一幅频曲线，起到了过滤带外频谱的作用。
正弦信号进行滤波，结果下裁到开发板上用示波器观测，达到了预期的滤波效果和目的。基于ＤＳＰＢｕｉｌｄｅｒ完成系统建模，省
去了复杂的ＶＨＤＬ编程，还可针对具体模块进行参数设置从而适应不同的滤波需求。该方法实现简单、可靠，还可类推实现 其他复杂的嵌入式系统设计。
关键词：ＦＩＲ（有限冲击相应）；数字带通滤波器；ＦＰＧＡ；ＤＳＰＢｕｌｉｄｅｒ
参考文献
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ＦＩＲ带通滤波器的ＦＰＧＡ实现
石兴华，吴光敏
（昆明理工大学理学院 设计一个项目可用的ＦＩＲ数字带通滤波器，采用Ｍａｔｌａｂ／Ｓｉｍｕｌｉｎｋ软件中ＤＳＰＢｕｌｉｄｅｒ强大的算法模块设计工 具，结合Ａｌｔｅｒａ公司的ＦＰＧＡ开发板实现ＦＩＲ数字带通滤波器的系统集成、ＲＴＬ级仿真、综合编译，下裁等设计流程，并对
Ｓｉｍｕｌｉｎｋ中仅实现了算法级的仿真，而ＭｏｄｅｌＳｉｍ 需要对生成的ＶＨＤＬ代码进行功能仿真即ＲＴＬ级仿 真。如图４的波形。
图４ ＭｏｄｅｌＳｉｍ仿真图（模拟显示格式） ２９
图４定性表述了６个信号波形。ｃｌｏｃｋ为时钟周 期，第二个信号是全局复位。重点观察第三、六个信号。 分别是输入信号（加了数／模转换的）的模拟显示和经滤 波后输出信号的模拟显示。这和Ｓｉｍｕｌｉｎｋ中仿真结果 是一致的。第四个信号是滤波后（加数／模转换）的信 号，第五个是最后一个４阶滤波子系统的输出。同样可 设置ＭｏｄｅｌＳｉｍ对应的数字显示，每个时钟周期对应的 数值即为每个时钟周期对正弦信号的一个采样点计算 一次的值。
收稿日期：２００９—０１—１６ 基金项目：云南省社会发展应用基金面资助项目
（２００７Ｆ０２８Ｍ） ２８
万方数据
最为常用的模块之一，在此基于上述基础，设计实现了 基于模块的ＦＩＲ数字带通滤波器。
１基于ＤＳＰ Ｂｕｉｌｄｅｒ的滤波系统设计
１．１ ＦＩＲ滤波器原理
有限冲激响应（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ，ＦＩＲ）滤
Ａｂｓｔｒａｃｔ：Ｉｎ ｏｒｄｅｒ ｔＯ ｄｅｓｉｇｎ ａｎ ａｖａｉｌａｂｌｅ ＦＩＲ ｄｉｇｉｔａｌ ｂａｎｄｐａｓｓ ｆｉｌｔｅｒ，ａｐｐｌｙｉｎｇ ｐｏｗｅｒｆｕｌ ａｌｇｏｒｉｔｈｍ ｍｏｄｕｌｅ ｄｅｓｉｇｎ ｔｏｏｌ ｏｆ Ｍａｔｌａｂ／Ｓｉｍｕｌｉｎｋ／ＤＳＰＢｕｌｉｄｅｒ．Ｍａｋｉｎｇ ｕｓｅ ｏｆ ＦＰＧＡ Ｄｅｖｅｌｏｐｍｅｎｔ Ｂｏａｒｄ ｏｆ Ａｈｅｒａ ｔＯ ａｃｃｏｍｐｌｉｓｈ ｄｅｓｉｇｎ ｆｌｏｗ ｏｆ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌ— ｔｅｒ，ｓｕｃｈ ａｓ ｓｙｓｔｅｍ ｉｎｔｅｇｒａｔｉｏｎ，ｓｉｍｕｌａｔｉｏｎ ｏｆ ＲＴＩ。，ｓｙｎｔｈｅｓｉｓ ａｎｄ ｃｏｍｐｉｌａｔｉｏｎ ｅｔｃ．Ｔｈｅｎ，ｓｉｎｗａｖｅｓ ａｒｅ ｕｓｅｄ ｔｏ ｆｉｌｔｅｒ ａｎｄ ｒｅｓｕｌｔｓ ｄｏｗｎｌｏａｄｅｄ ｔＯ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｂｏａｒｄ ｕｓｉｎｇ ｏｓｃｉｌｌｏｓｃｏｐｅ ｏｂｓｅｒｖａｔｉｏｎ．Ｒｅｓｕｌｔｓ ｐｒｏｖｅ ｔｏ ｂｅ ｅｆｆｅｃｔｉｖｅ ａｎｄ ｅｘｐｅｃｔｅｄ．Ｎｏｔ ｏｎｌｙ ｕｓｉｎｇ ＤＳＰＢｕｉｌｄｅｒ ｔＯ ａｐｐｃｏｍｌｉｓｈ ｓｙｓｔｅｍ ｍｏｄｅｌｉｎｇ ａｎｄ ｅｌｉｍｉｎａｔｅ ｃｏｍｐｌｅｘ ＶＨＤＬ ｐｒｏｇｒａｍｍｉｎｇ，ｂｕｔ ａｌｓｏ ａｍｅｎｄｉｎｇ ｐａｒａｍｅｔｅｒｓ ｏｆ ｍｏｄ— ｅｌ ＳＯ ａｓ ｔｏ ｂｅ ａｄａｐｔｅｄ ｔＯ ｄｉｆｆｅｒｅｎｔ ｄｅｍａｎｄｓ ｏｆ ｆｉｌｔｅｒ．Ｔｈｉｓ ｍｅｔｈｏｄ ｉｓ ｅａｓｙ ａｎｄ ｒｅｌｉａｂｌｅ ｉｎ ｉｍｐｌｅｍｅｎｔｉｎｇ，ｃａｎ ａｌｓｏ ａｃｈｉｅｖｅ ｏｔｈｅｒ ｃｏｍｐｌｅｘ ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍ ｄｅｓｉｇｎ．
ｒ １０３ Ａｌｔｅｒａ．Ａｌｔｅｒａ ＤＳＰ Ｂｕｉｌｄｅｒ ｆｏｒ ＤＳＰ ６．１ Ｕｓｅｒ Ｇｕｉｄｅ．ｐｄｆ ［ＥＢ／ＯＩ。］．ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏｒｎ，Ａｕｇｕｓｔ ２００４／Ｎｏｖｅｍ—
波器是由有限个采样值组成，实现的方式是非递归、稳 定的，在满足幅频响应要求的同时，可以获得严格的线
性相位特性，因此在高保真的信号处理等领域得到广泛
应用。
对于一个ＦＩＲ滤波器系统，它的冲击相应总是有
Ｎ－－Ｉ
限长的，其系统函数可记为：Ｈ（ｚ）＝≥：ｈ（ｎ）ｚ－‘，最基
●＝０
本的ＦＩＲ滤波器可表示为：
Ｌ—ｌ
［４］郑亚民，董晓舟．可编程逻辑器件开发软件Ｑｕａｒｔｕｓ ＩＩ［Ｍ］． 北京：国防工业出版社，２００６．
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［６］程佩青．数字信号处理教程［Ｍ］．北京：清华大学出版 社，２００１．
４在Ｑｕａｒｔｕｓ Ｉ中实现时序仿真
ＭｏｄｅｌＳｉｍ中也仅实现ＲＴＬ级仿真，并不能精确 反应电路的全部硬件特性。Ａｈｅｒａ提供自动和手动两 种综合适配流程，在此选用自动流程在Ｑｕａｒｔｕｓ １１中进 行硬件设计。设定９９０ ｎｓ仿真结果如图５所示与图３ ＭｏｄｅｌＳｉｍ的数字显示对应信号和结果均是一致的，只 是ＱｕａｒｔｕｓＩＩ的时序仿真［４１更为精确。
验证了该滤波器达到预期设计要求。
６结语
这里介绍在Ａｌｔｅｒａ ＤＳＰＢｕｉｌｄｅｒ环境下基于模型化 设计ＦＩＲ数字带通滤波器的方法，通过模块化的方法 实现了向ＶＨＤＬ硬件描述语言代码的自动转换、ＲＴＬ 级功能仿真、综合编译适配和布局布线、时序实时仿真 直至对目标器件的编程配置和硬件实现。验证了滤波 器满足预期设计要求。创新点在于便捷地设计模块或 修改基本参数，完成其他ＤＳＰ系统设计。综上采用 ＤＳＰ Ｂｕｉｌｄｅｒ作ＦＰＧＡ设计，可以更快速、可靠、有效地 实现系统功能。体现了ＦＰＧＡ技术的便捷和发展。
图５ Ｑｕａｒｔｕｓ ＩＩ时序仿真图
５ ＦＰＧＡ硬件实现
系统仿真通过后，需转到硬件上加以实现，这是整 个ＤＳＰ Ｂｕｉｌｄｅｒ设计中最为关键的一步。ＱｕａｒｔｕｓⅡ仿 真中生成了．ｓｏｌ编程文件，用于ＦＰＧＡ编程配置，完成 了对开发板ＳｔｒａｔｉｘⅡＥＰ２Ｓ１８０特定芯片的编译和管 脚的分配。将．ｓｏｆ文件下载到开发板中，编程模式为 ＵＳＢ Ｂｌａｓｔｅｒ相应模式为ＪＴＡＧ，用示波器检测Ｄ／Ａ输 出，可观察到实测的输入／输出波形与仿真结果均对应 一致。至此完成了该滤波器完整的ＦＰＧＡ开发设计，并
根据ＦＩＲ滤波器原理和４阶子系统的输出公式， 在Ｍａｔｌａｂ的Ｓｉｍｕｌｉｎｋ环境下，调用ＡｌｔｅｒａＤＳＰ Ｂｕｉｌｄｅｒ 库中的４个Ｄｅｌａｙ延迟模块、４个Ｐｒｏｄｕｃｔ乘法模块、 ５个９位的Ｉｎｐｕｔ输入端口、１个２０位的Ｏｕｔｐｕｔ输出端 口和一个４输入的加法器，使９位的输入序列ｚ（砚）和 ＦＩＲ滤波器的系数＾（ｏ），＾（１），＾（２）。＾（３）作为输入，完 成４阶滤波器子系统。调用４个这样的子系统级联起来 构成１６阶的滤波器。其中，滤波器系数，ｌ（ｏ），ｈ（１），…， ＾（１５）由滤波器设计工具ＦＤＡＴｏｏｌｓ生成，系数与滤波 器关联，建立出完整的滤波系统模型［２］。
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图２ 滤波器的幅频曲线图
图３滤泼前后的时域波形
该图坐标轴的纵横轴分别代表了幅度值和时间轴。 单位分别为十进制数和Ｓ。图３（ａ）是两正弦信号经平 行加法器合成的波形图３（ｂ）滤波后的波形。可见高频 信号衰减很大起到了过滤带外时间离散信号的作用。 综上该带通滤波器在频域和时域都实现了相应的滤波 功能，至此完成了模型仿真。 ３在ＭｏｄｅｌＳｉｍ中实现ＲＴＬ级仿真