《集成电路制造工艺与工程应用》第三章第四节热载流子注入效应与LDD工艺技术
集成电路中的工艺技术和制造方法
集成电路中的工艺技术和制造方法集成电路是现代电子技术的关键组成部分，广泛应用于各个领域，如通信、计算机、消费电子等。
在集成电路的生产过程中，工艺技术和制造方法起着至关重要的作用。
本文将介绍集成电路中的工艺技术和制造方法，以帮助读者更好地了解和掌握相关知识。
一、工艺技术1. 光刻技术光刻技术是集成电路制造中常用的一种工艺技术。
它通过使用光刻胶和光罩，将设计好的电路图案转移到硅片上。
在光刻过程中，需要使用紫外线光源照射光刻胶，然后通过显影、蚀刻等步骤使电路图案得以形成。
2. 氧化技术氧化技术是制造MOS（金属氧化物半导体）器件中常用的一种工艺技术。
它主要是通过在硅片上生成一层氧化膜，用于隔离、保护和改善电路性能。
在氧化过程中，将硅片暴露在含氧气体中，并加热至一定温度，使氧气与硅片表面发生化学反应，生成氧化物。
3. 离子注入技术离子注入技术是制造P型、N型半导体等器件中常用的一种工艺技术。
它通过将离子束引入硅片，改变硅片的掺杂浓度和类型，从而改变硅片的导电性质。
离子注入过程中，需要对离子束的能量、剂量等参数进行调控，以达到所需的掺杂效果。
4. 化学镀膜技术化学镀膜技术是在集成电路制造过程中常用的一种工艺技术。
它通过将金属离子溶液直接还原在硅片表面，形成金属薄膜。
化学镀膜技术可用于金属线的填充、连接器的制造等方面，具有较高的成本效益和生产效率。
5. 清洗技术清洗技术是在集成电路制造中不可或缺的一种工艺技术。
由于集成电路制造过程中会产生许多杂质和污染物，需要进行定期的清洗以保证电路性能和可靠性。
清洗技术可采用化学溶液、超声波等方法，有效地去除硅片表面的污染物。
二、制造方法1. MOS制造方法MOS制造方法是制造MOS器件的一种常用方法。
它主要包括沉积薄膜、氧化、掩膜、离子注入、蚀刻、金属化等步骤。
其中，沉积薄膜步骤用于生成绝缘层和接触孔，氧化步骤用于形成氧化膜，掩膜步骤用于定义电路图案，离子注入步骤用于掺杂硅片，蚀刻步骤用于去除多余材料，金属化步骤用于连接电路。
《集成电路制造工艺》课件
CMOS工艺
适用广泛，消耗低功率，集成 度高
光刻和电子束刻蚀工 艺
芯片制造中影响巨大，直接决 定芯片精度和质量
IC封装技术
通过引线焊接连接芯片与外部 电路
集成电路制造工艺的未来发展方向
量子计算机
利用量子位的并行性，比传统计 算机更快速、更准确
纳米技术
更加精细的芯片制造和量子效应 的应用
3D打印
高质量、低成本的芯片制造和量 产
1 革命性
集成电路是现代科技的基础。无集成电路，无现代智能设备。
2 市场需求
集成电路产业是信息产业的核心，随着通讯和计算机的快速发展，需求量将节节攀升
集成电路制造工艺的发展历程
1
早期阶段
简单的扩散工艺和光刻工艺，可制造简单
集成度提高
2
的逻辑门和模拟器件
计算机辅助设计、离子注入、金属蒸镀等
新技术的应用，集成度不断提高
《集成电路制造工艺》 PPT课件
课程介绍：本课程将深入浅出地介绍集成电路制造的核心流程和未来发展方 向。欢迎大家学习！
什么是集成电路？
定义
集成电路是由数百万个微小电子元器件组成的电子 电路系统，它可以完成特定的功能。
历史
集成电路的起源可以追溯到20世纪60年代，它是计 算机和通讯技术的重要基础。
为什么集成电路制造工艺如此重要？
3
现代集成电路工艺
光刻、浸没/化学机械抛光、等离子刻蚀 等高级技术的应用，如今我们拥有极复杂 的芯片设计和制造工艺。
集成电路制造工艺的工作流程
芯片设计
设计加工工艺，布图加工
芯片构造
渗透、离子注入、扩散、腐蚀
芯片掩膜制作制作掩Fra bibliotek板、晶圆复制封装测试
《集成电路制造工艺》课件
图形制备
图形制备是指在晶圆表面涂覆一层光 刻胶，然后通过光刻技术将电路图形 转移到光刻胶上，为后续的掺杂、刻 蚀等工艺做准备。
这一阶段需要确保电路图形的精度和 一致性，以实现集成电路的微细化和 小型化。
薄膜制备
薄膜制备是指在晶圆表面沉积一层或 多层薄膜材料，以实现电路元件之间 的隔离和连接等功能。
06 集成电路制造工 艺未来展望
新材料的应用
硅基材料的突破
随着集成电路制造工艺的不断进步， 硅基材料的应用将得到进一步优化， 以提高集成电路的性能和稳定性。
新型材料的探索
科研人员正在积极探索新型材料，如 氮化镓、碳化硅等，这些材料具有更 高的电子迁移率和耐高温特性，有望 在未来取代硅基材料。
新技术的研发
硅片的规格和型号有多种，根 据不同的应用需求选用合适的 硅片。
掩模版
01
掩模版是集成电路制造中的关键 材料之一，用于定义芯片上的图 形。
02
掩模版通常由石英或玻璃材料制 成，表面镀有金属薄膜。
掩模版的精度和稳定性直接影响 到集成电路的性能和良品率。
03
在制造掩模版时，需要采用高精 度的光刻和刻蚀技术，确保图形
这一阶段还需要对制造过程中的各种问题和故障进行预测和 预防，以确保制造过程的稳定性和可靠性。
晶圆制备
晶圆制备是集成电路制造的重要环节之一，主要是通过切 割、研磨、抛光等工艺手段将原材料硅锭加工成可用于制 造集成电路的晶圆。
这一阶段需要控制晶圆的表面质量和尺寸精度，以确保后 续制造工艺的稳定性和可靠性。
金属材料
01
金属材料在集成电路制造中扮演着重要的角色，用于制造引脚、电极 、互连线等。
02
常用的金属材料包括金、银、铜、铝等，具有导电性能好、延展性好 、焊接性能优良等特点。
集成电路制造工艺PPT课件
掺杂工艺（Doping）
掺杂：将需要的杂质掺入特定的半导体区域 中，以达到改变半导体电学性质，形成PN结 、电阻、欧姆接触。
掺入的杂质主要是： 磷(P)、砷(As) —— N型硅 硼(B) —— P型硅 掺杂工艺主要包括：扩散（diffusion)、离
子注入(ion implantation)。
亮场版和暗场版
曝光的几种方法
接触式光刻：分辨率较高， 但是容易造成掩膜版和光刻 胶膜的损伤。
接近式曝光：在硅片和掩膜 版之间有一个很小的间隙 (10～25mm)，可以大大减 小掩膜版的损伤，分辨率较 低。
投影式曝光：利用透镜或反 射镜将掩膜版上的图形投影 到衬底上的曝光方法，目前 用的最多的曝光方式。（特 征尺寸：0.25m)
❖等离子刻蚀(Plasma Etching)：利用放电产生的游离 基与材料发生化学反应，形成挥发物，实现刻蚀。选择 性好、对衬底损伤较小，但各向异性较差。
❖反应离子刻蚀(Reactive Ion Etching，简称为RIE)： 过活性离子对衬底的物理轰击和化学反应双重作用刻蚀 。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各 向异性和选择性好的优点。目前，RIE已成为VLSI工艺 中应用最广泛的主流刻蚀技术。
–激活杂质：使不在晶格位置上的离子运动到晶格 位置，以便具有电活性，产生自由载流子，起到 杂质的作用。
–消除损伤
❖ 退火方式：
–炉退火
–快速退火：脉冲激光法、扫描电子束、连续波激 光、非相干宽带频光源(如卤光灯、电弧灯、石墨 加热器、红外设备等)。
氧化（Oxidation）
❖ 氧化：制备SiO2层 ❖ SiO2 是 一 种 十 分 理 想 的 电 绝 缘 材 料 ， 它 的 化 学 性
第三章+离子注入与快速热处理
Zi Zt Mi S 2.8 10 eV cm 1 / 3 ，与入射离子能量E无关 Z Mi Mt
0 n 15 2
其中 Z Z i
2/3
Zt
2 / 3 3/ 2
电子阻滞本领
能量损失的其他重要组成部分来自电子的作用
局部电子阻滞
非局部电子阻滞
不改变入射离子运动方向 当离子静止时周围介电质发生极 化，当离子开始运动并达到一定 速度时，极化场滞后于带电离子， 对运动离子形成阻滞。该阻力正 比于离子速率
第三章 离子注入与 快速热处理 luojun@ 13611107900
3.1 离子注入
主要内容
3.1.1 离子注入系统及工艺 3.1.2 离子注入系统主要参数 3.1.3 离子注入常见问题 3.1.4 离子注入常见工艺应用
3.1.1 离子注入系统及工艺
离子注入提供了一种非常精确地向硅中掺杂入特定杂质原子剂量或数量的 方法。电离的杂质原子经静电场加速打到晶圆片表面，通过测量离子电流可严 格控制剂量。
扩散控制条件： 时间与温度
离子注入控制条件： 电流与电压 剂量 注入深度
离子注入的特点 优点： • 掺杂的均匀性好 •低温工艺 • 可以精确控制杂质含量 • 可以注入各种各样的元素 • 横向扩散比纵向扩散要小得多 • 注入的离子能穿过薄膜 • 无固溶度极限 缺点： • 入射离子对半导体晶格有 损伤 • 很浅和很深的注入分布难 以实现 • 对高剂量注入，产率受限 • 离子注入设备昂贵
电荷/动量交换导致入射离子运动方向的 改变（<核间作用） 一个离子经过离晶格原子很近的地方， 它们的电子波函数重叠，存在电荷和 动量交换，使得离子能量降低并受到 使之减速的力。这样的作用产生一个 长程的局部电子阻滞，并取决于离子 速度。
第四章集成电路制造工艺
4.3 光刻与刻蚀技术 4.4 氧化 4.5 扩散与离子注入
4.6 化学气相沉积（CVD） 4.7 接触与互连
4.8 隔离技术 4.9 封装技术
第一页，共94页。
集成电路制造工艺
• 图形转换：将设计在掩膜版(类似于照相底片)
上的图形转移到半导体单晶片上
• 化学气相沉积(Chemical Vapor Deposition)：
通过气态物质的化学反应在衬底上沉积一层 薄膜材料的过程
• CVD技术特点：
1）具有沉积温度低、薄膜成分和厚度易于控制、 均匀性和重复性好、台阶覆盖优良、适用范围 广、设备简单等一系列优点
2）CVD方法几乎可以沉积集成电路工艺中所需 要的各种薄膜，例如掺杂或不掺杂的SiO2、多 晶硅、非晶硅、氮化硅、金属(钨、钼)等
– 光刻胶受到特定波长光线的作用后，导致其化学结构发生 变化，使光刻胶在某种特定溶液中的溶解特性改变
正胶（曝光后可溶）：分辨率高，在超大规模集成电路
工艺中，一般只采用正胶
负胶（曝光后不可溶）：分辨率差，适于加工线宽≥3m的
线条
• 掩膜版：在石英片上镀铬、氧化铬、氧化铁等吸
收紫外线的膜。
第三页，共94页。
– 干氧－湿氧－干氧(简称干湿干)氧化法
– 氢氧合成氧化：生长速度高；质量好；均匀性和重复性好
• 化学气相沉积法 • 热分解沉积法
• 溅射法
第十五页，共94页。
进行干氧和湿氧氧化的氧化炉示意图
第十六页，共94页。
4.5 扩散与离子注入
杂质掺杂
• 掺杂：将需要的杂质掺入特定的半导体区域 中，以达到改变半导体电学性质，形成PN结、 电阻、欧姆接触。 – 磷(P)、砷(As) → N型硅 – 硼(B) → P型硅
集成电路制造工艺与工程应用-工艺制程整合
《集成电路制造工艺与工程应用》讲义 2018/09/28
亚微米工艺制程整合前段工艺
a) 衬底制备 b) 双阱工艺 c) 有源区工艺 d) LOCOS隔离工艺 e) 阈值电压离子注入工艺 f) 栅氧化层工艺 g) 多晶硅栅工艺 h) 轻掺杂漏（LDD）离子注入工艺 i) 侧墙工艺 j) 源漏离子注入工艺
PW NW
P-sub
PW NW
PW NW
P-sub
PW NW
PW NW AA A’
6
《集成电路制造工艺与工程应用》讲义 2018/09/28
《集成电路制造工艺与工程应用》讲义 2018/09/28
有源区工艺
1. AA干法刻蚀。 2. 去光刻胶。通过干法刻蚀和湿法刻蚀去除光刻胶。 3. 量测AA刻蚀关键尺寸。收集刻蚀后的AA关键尺寸数据，检查
5. 检查显影后曝光的图形。
6. PW离子注入。
7. 去光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶。
P-sub P-sub
PW NW
A
A’
PW
PW
P-sub
4
双阱工艺
1. NW光刻处理。
2. 量测NW套刻，收集曝光之后的NW与第零层的套刻数据。
3. 检查显影后曝光的图形。
PW
4. NW离子注入。
5. 去光刻胶。通过干法刻蚀和湿法刻蚀去除光刻胶。
PW NW NW掩膜版
P-sub
PW NW
PW NW
P-sub
PW NW
PW NW
P-sub
PW NW
PW NW
P-sub
PW NW
PW NW
PW NW
P-sub
9
阈值电压离子注入工艺
集成电路的制造工艺
18、去胶
去胶工艺：干法去胶（1）+湿法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG
19、溅射铝
• 采用 AlSiCu 溅射。 • 用作各晶体管之间的联线。
P SUB
Si SiO2 PR Poly N+ BPSG Al
20、光刻铝
• 定义铝线区域。
P SUB
Si SiO2 PR Poly N+ BPSG Al
21、刻蚀铝
P SUB
Si SiO2 PR Poly N+ BPSG Al
22、去胶
去胶工艺：干法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG Al
23、Si3N4钝化
作为器件的保护层。
P SUB
Si SiO2 PR Poly N+ BPSG Al Pad
24、合金，门检验，待PVM
参数测试和性能评估
设计单位对芯片进行参数测试和性能评估。 符合技术要求时，进入系统应用。从而完成 一次集成电路设计、制造和测试与应用的全 过程。
代工工艺
代工（Foundry）厂家
– 无锡上华（0.6/0.5 mCOS和4 mBiCMOS工艺) – 上海先进半导体公司(1 mCOS工艺) – 首钢NEC(1.2/0.18 mCOS工艺) – 上海华虹NEC(0.35 mCOS工艺) – 上海中芯国际(8英寸晶圆0.25/0.18 mCOS工艺)
合金步骤是实现金属化的过程，对于器件的稳 定性有良好的促进作用。
合金步骤还助于消除在物理工艺过程中产生的 电离陷阱，积累电荷的因素。
Process Flow
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《集成电路制造工艺与工程应用》第三章第四节热载流子注入效应与LDD工艺技术内容简述：为了不断提高器件的性能和单位面积器件的密度，器件的尺寸不断按比例缩小。
但是这种按比例缩小并不是理想的，不是所有的参数都是等比例缩小的，例如器件的工作电压不是等比例缩小的，器件的沟道横向电场强度会随着器件尺寸的不断缩小而增加，特别是漏端附近的电场最强，当器件的特征尺寸缩小到亚微米和深亚微米，漏端附近会出现热载流子效应（Hot carrier Inject --HCI）。
因为热载流子注入效应会导致几个严重的问题，最终使器件和芯片失效。
为了改善热载流子注入效应，半导体研发人员提出利用降低漏端与衬底pn结附近的峰值电场强度的LDD工艺技术来改善热载流子注入效应。
3.4 热载流子注入效应与轻掺杂漏（LDD）工艺技术--------------------------------------3.4.1 热载流子注入效应简介-----------------------------------------------------------3.4.2 双扩散漏（DDD）和轻掺杂漏（LDD）工艺技术--------------------------3.4.3 隔离侧墙（Spacer Sidewall）工艺技术--------------------------------------3.4.4 轻掺杂漏离子注入和隔离侧墙工艺技术的工程应用-----------------------3.4热载流子注入效应与轻掺杂漏（LDD）工艺技术3.4.1热载流子注入效应简介为了不断提高器件的性能和单位面积器件的密度，器件的尺寸不断按比例缩小，但是这种按比例缩小并不是理想的，不是所有的参数都是按比例缩小的，例如器件的工作电压不是等比例缩小的，器件的沟道横向电场强度会随着器件尺寸的不断缩小而增加，特别是漏端附近的电场最强。
当器件的特征尺寸缩小到亚微米和深亚微米，漏端附近会出现热载流子效应(Hot Carrier Inject - HCI)。
为了更好的理解热载流子效应，我们先来理解一下MOSFET理想的IV特性曲线。
当V g>V t（V t为阈值电压）时，首先漏端电流随漏端电压线性增加，因为此时器件沟道的作用可以等效于一个电阻，这个工作区间称为线性区。
随着漏端电压不断升高，栅极在漏端附近的反型层厚度不断减小，漏电流偏离线性，这个工作区间称为非线性区。
当漏端电压继续不断增大时，漏电流的曲线缓慢变平，直到沟道被夹断，漏电流趋于定值，器件最终进入饱和区。
如图3-59所示，是MOSFET理想的电压与电流特性曲线。
1（a）2端有源区的电阻率很低。
虽然随着漏端电压的升高，耗尽区的宽度也会相应的增加，但是增加的耗尽区宽度不足以抵消或者削弱增加的电势差，所以随着器件漏端电压的升高，漏端耗尽区的电场会进一步增强。
当沟道载流子进入耗尽区时，在未经晶格非弹性碰撞之前，载流子在强电场的作用下经过若干平均自由程加速而直接获得足够的能量成为高能载流子，这些高能载流子称为热载流子，它的能量高于导带低能量E c。
当热载流子的动能达到3.1eV时，电子可以越过Si/SiO2界面的势垒3.1eV，进入栅极形成栅电子电流。
3小部分会越过Si/SiO2界面的势垒，进入栅极形成栅电流。
绝大部分新产生的热空穴会流向衬底，形成衬底电流I sub，因为衬底的电势最低。
对于短沟道器件，有一小部分热空穴会到达源端成为源电流。
空穴的流向取决于衬底到源端的等效电阻R sub，当R sub=0时，几乎所有的空穴都流向衬底，而不会流向栅或者源端，但是R sub不可能等于0。
如图3-63所示，是工作在饱和区的NMOS的电流流向。
这种现象就是热载流子注入效应。
如图3-64所示，是衬底电流随栅电压V g变化的曲线。
衬底电流是栅电压的函数，呈现独特的抛物线形状，它随着V g的逐渐增加而增大，达到最大值后减小。
最大值通常出4现在V g≈V d/2附近。
化，影响器件的可靠性，造成器件失效。
由于流向衬底的热空穴电流与流向栅的热载流子电流是成正比的，而且流向衬底的热空穴电流比流向栅的热电子电流大几个数量级，所以衬底的热空穴电流更容易测量，FAB通常会把衬底电流作为热载流子注入的指标。
漏极感应势垒降低(DIBL)效应是由于热空穴流向衬底导致衬底的电压升高引起的。
如图3-63所示，因为热空穴流向衬底会形成衬底电流，衬底电流过衬底等效电阻R sub 会形成电势差V b=I sub*R sub，同时造成衬底的电压升高了V b，使得源端与衬底之间的自建势垒高度降低了q*V b，源端与衬底之间的自建势垒高度降低导致漏端的电子更容易越5过沟道的势垒，增大漏端的漏电流I d，衬底电流越大DIBL效应就越严重。
可用图3-65的NMOS表面源到漏的能带图来说明，漏端的电压是V d，所以漏端的势垒高度降低q*V d，衬底PW的势垒高度降低了q*V b。
步增大，同时I sub也增大，所以I sub会在R sub形成正反馈。
当寄生的NPN导通后，已经不能再通过NMOS的栅去关断这个寄生的NPN，这时NMOS寄生的NPN工作在放大区会产生大电流烧毁器件。
如图3-67所示，因为受NMOS寄生的NPN导通的影响，NPN导通表现为NMOS的源漏穿通，电流不再受沟道控制，NMOS的源漏穿通电压是一个C的形状。
6图3-68大尺寸NMOS的版图示意图7图3-70 相邻的NMOS和PMOS存在寄生的NPN和PNP89和区时，轻掺杂的LDD与PW形成耗尽区，耗尽区从LDD与PW的交界向沟道方向延伸的同时也会向LDD内部延伸，并到达重掺杂的漏端有源区，在重掺杂的漏端有源区内部只会形成很小的耗尽区，电场强度进入重掺杂的漏端有源区后，会迅速下降到很小的值。
轻掺杂的LDD结构作为衔接区使电场强度出现一个缓变的过程，削弱了最强电场强度的峰值，并使电场强度重新分布，电场强度的峰值出现在LDD结构内部。
而对于没有LDD结构的MOS，虽然耗尽区从重掺杂的漏端有源区与PW的交界向沟道方向延伸的同时也会向重掺杂的漏端有源区内部延伸，但是在重掺杂的漏端有源区内部只会10形成很小的耗尽区，从PW到重掺杂的漏端有源区是一个突变的过程，电场强度在PW 与重掺杂的漏端有源区的突然达到最大值，没有一个缓变的过程。
如图3-73所示，是没有LDD结构和有LDD结构的电场分布和比较图。
3.4.3隔离侧墙（Spacer Sidewall）工艺技术为了形成LDD结构，在LDD离子注入后必须制造出掩蔽层防止重掺杂的源漏离子注入影响轻掺杂的LDD结构，半导体研发人员根据这个要求，开发出隔离侧墙工艺技术，从器件结构的剖面图可以看出，LDD结构都是在隔离侧墙的正下方，隔离侧墙结构不但可以有效的掩蔽轻掺杂的LDD结构，而且隔离侧墙工艺技术不需要掩膜版，隔离11侧墙工艺技术的成本也很低和工艺非常简单。
（a）（b）图3-76 0.8μm及以下制程技术的隔离侧墙工艺对于特征尺寸是0.35μm及以下的工艺制程技术，利用SiO2作为隔离侧墙介质层已经无法满足器件电性的要求，利用SiO2和Si3N4组合代替SiO2作为隔离侧墙介质层。
12首先LPCVD淀积一层厚度大约200Å的SiO2层作为Si3N4作应力的缓解层，然后淀积大约1500Å的Si3N4层，利用各向异性的干法刻蚀刻蚀Si3N4层，并且停止SiO2上。
在深亚微米工艺制程需要利用SiO2和Si3N4组合一起作为隔离侧墙介质层的原因有两点：第一点是对于利用一种材料SiO2作为隔离侧墙介质层，干法刻蚀时没有停止层，因为SiO2与衬底硅中间没有隔离层，干法刻蚀容易损伤衬底硅，而对于新的隔离侧墙介质层SiO2和Si3N4，SiO2与Si3N4材质是不同，SiO2可以Si3N4作为干法刻蚀的停止层，可以有效的避免干法刻蚀损伤衬底硅；第二点是栅极与漏端的接触填充金属形成电容，如（a）（b）图3-78 0.35μm及以下工艺制程技术的隔离侧墙工艺对于特征尺寸是0.18μm及以下的工艺制程技术，利用SiO2和Si3N4作为隔离侧墙介质层会出现新的问题，所以利用三文治结构SiO2/Si3N4/SiO2代替SiO2和Si3N4作为13隔离侧墙介质层，SiO2/Si3N4/SiO2也称为ONO（Oxide Nitride Oxide）结构。
首先利用LPCVD淀积一层厚度大约200Å的SiO2层作为Si3N4作应力的缓解层，然后淀积大约400Å的Si3N4层，最后再利用TEOS发生分解反应生成厚度大约1000Å的SiO2层。
利用各向异性的干法刻蚀刻蚀SiO2停在Si3N4层，再干法刻蚀刻蚀Si3N4停在SiO2层。
在0.18μm工艺制程需要利用三文治结构SiO2/Si3N4/SiO2作为隔离侧墙介质层的原因是厚度1500Å的Si3N4应力太大，Si3N4应力会使器件产生应变，导致器件饱和电流降低，漏电流增大。
为了降低Si3N4的应力，必须降低Si3N4的厚度。
如图3-79所示，是0.18μm图（b）是利用干法刻蚀形成第一重隔离侧墙，图（c）是LDD离子注入，图（d）是淀积三文治结构SiO2/Si3N4/SiO2，图（e）是利用干法刻蚀形成第二重隔离侧墙。
1415图3-82 深亚微米及以下工艺制程技术完成LDD 、侧墙和源漏离子的剖面图（a ）（b ）P-sub PW NW PW NW n+n+n+n+n+n+p+p+p+p+p+p+关于纳米的侧墙和LDD工艺流程，以65nm工艺技术为例介绍它们的工程应用。
65nm工艺技术流程采用两次侧墙结构工艺步骤。
第一次是在LDD离子注入之前，为了减小栅极与源漏的扩散区的交叠，从而减小它们之间的寄生电容。
第二次是在LDD离子注入之后，是为了形成侧墙结构阻挡源漏重掺杂离子注入，形成LDD结构降低HCI 效应。
1.淀积SiO2和Si3N4作为第一重隔离侧墙。
利用LPCVD淀积SiO2和Si3N4层，第一层是厚度约50Å 的二氧化硅层，它作为Si3N4刻蚀的停止层，另外它也可以作为缓与深亚微米工艺类似，轻掺杂漏离子注入工艺是指在沟道与源漏之间形成低掺杂的扩展区，该扩展区在源漏与沟道之间形成杂质浓度梯度。
LDD离子注入包括口袋或者晕环离子注入，口袋或者晕环离子注入的目的是为了改善低压器件的短沟道效应。
口袋或者晕环离子注入的杂质类型与阱的类型是一样的。
1.NLDD光刻处理。
通过微影技术将NLDD掩膜版上的图形转移到晶圆上，形成NLDD的光刻胶图案，非NLDD区域上保留光刻胶。
NLDD掩膜版是通过逻辑运算得到的。
AA作为NLDD光刻曝光对准。