任意进制计数器的设计方法
计数器的设计实验报告
计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
移位寄存器实验报告
移位寄存器实验报告移位寄存器和计数器的设计实验室：实验台号：日期：专业班级：姓名：学号：一、实验目的1. 了解二进制加法计数器的工作过程。
2. 掌握任意进制计数器的设计方法。
二、实验内容（一）用D触发器设计左移移位寄存器（二）利用74LS161和74LS00设计实现任意进制的计数器设计要求：以实验台号的个位数作为所设计的任意进制计数器（0、1、2任选）。
三、实验原理图1.由4个D触发器改成的4位异步二进制加法计数器（输入二进制：11110000）2.测试74LS161的功能3.熟悉用74LS161设计十进制计数器的方法。
①利用置位端实现十进制计数器。
②利用复位端实现十进制计数器。
四、实验结果及数据处理1.左移寄存器实验数据记录表要求：输入二进制：111100002.画出你所设计的任意进制计数器的线路图（计数器从零开始计数），并简述设计思路。
8进制利用复位法实现8进制计数器，8=1000B，将A端同与非门相连，当A端=1时，使复位端获得信号，复位，从而实现8进制。
五、思考题1. 74LS161是同步还是异步，加法还是减法计数器?答：在上图电路中74LS161是异步加法计数器。
2. 设计十进制计数器时将如何去掉后6个计数状态的?答：通过置位端实现时，将Q0、Q3 接到与非门上，输出连接到置位控制端。
当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q0、Q3同时为高电平，位控制端为低电位，等到下一个CP上升沿到来时，完成置数，全部置为0。
3. 谈谈电子实验的心得体会，希望同学们提出宝贵意见。
答：通过这学期的电子实验，我对电子电路有了更加深入地了解。
初步了解了触发器、寄存器、计数器等电子元件的使用。
将理论与实践相结合，更加深入的了解了电子技术，学到了很多，对这学期的电子实验十分满意。
二位计数器实验报告
二位计数器实验报告王林2021141444014一、实验目的：1.设计一个二位的计数器；2.熟悉QuartusII软件的功能和环境。
二、详细设计：设计步骤如下：1.设计任意二进制两位计数器，包括时钟信号CLK，实现计数功能；本实验设计了一个两位24位计数器。
当位数达到9时，十位加一。
当10位的位数达到2位，位数达到3位时，将清除以实现24位计数功能。
2.编译、查找错误并仿真，并下载到板子上验证结果。
三、源代码：libraryieee;使用IEEE。
标准逻辑1164。
全部的使用IEEE。
标准逻辑。
全部的使用IEEE。
标准逻辑无符号。
全部的entityqua1is--定义实体，它说明输入/输出端口port(clk:instd_logic;--计数时钟q：超出逻辑向量（7downto）；——计数输出C：输出逻辑）；endqua1；architectureaofqua1is--定义结构体，它说明具体的功能signalqa:std_logic_vector(3downto0);signalqb:std_logic_vector(3downto0);signal cy:std_logic;--申明变量begin进程（clk）开始ifclk'eventandclk='1'then--异步清零如果（QA=9）或（QA=3和QB=2），那么——当QA=9或QA=3和QB=2时，QA被清除qa<=\cy<='0'；elsifqa=8then--qa=8时qa加一，cy=1qa<=qa+1;cy<='1';否则——在其他情况下，QA++，cy=0qa<=QA+1；cy<='0'；endif；endif；endprocess;--结束process(clk,cy)begin如果clk'event和clk='1'then--异步调零if(qa=3andqb=2)thencqa=3且qb=2时qb清零c=1qb<=\c<='1';Elsifcy='1'然后--CY=1，QB输入一个位，QB<=QB+1；c<='0'；elsec其他情况c=0c<='0';endif;endif;终末过程；q(7downto4)<=qb;--输出q(3downto0)<=qa;enda;四、模拟结果：五、实验感想：通过这次实验，我熟悉了VHDL语言的应用，并且在制作计数器的过程中遇到了一些问题很多问题和困难，在和同学交流和查阅了相关资料后解决了这个问题，在这个过程中也提高了自己。
数字电路实验讲义
数字电路实验讲义课题：实验一门电路逻辑功能及测试课型：验证性实验教学目标：熟悉门电路逻辑功能，熟悉数字电路实验箱及示波器使用方法重点：熟悉门电路逻辑功能。
难点：用与非门组成其它门电路教学手段、方法：演示及讲授实验仪器：1、示波器；2、实验用元器件74LS00 二输入端四与非门 2 片74LS20 四输入端双与非门 1 片74LS86 二输入端四异或门 1 片74LS04 六反相器 1 片实验内容：1、测试门电路逻辑功能（1）选用双四输入与非门74LS20 一只，插入面包板（注意集成电路应摆正放平），按图1.1接线，输入端接S1～S4(实验箱左下角的逻辑电平开关的输出插口)，输出端接实验箱上方的LED 电平指示二极管输入插口D1～D8 中的任意一个。
（2）将逻辑电平开关按表1.1 状态转换，测出输出逻辑状态值及电压值填表。
2、逻辑电路的逻辑关系（1）用74LS00 双输入四与非门电路，按图1.2、图1.3 接线，将输入输出逻辑关系分别填入表1.2，表1.3 中。
（2）写出两个电路的逻辑表达式。
3、利用与非门控制输出用一片74LS00 按图1.4 接线。
S 分别接高、低电平开关，用示波器观察S 对输出脉冲的控制作用。
4、用与非门组成其它门电路并测试验证。
（1）组成或非门：用一片二输入端四与非门组成或非门B==，画出电路图，测试并填+Y∙ABA表1.4。
（2）组成异或门：①将异或门表达式转化为与非门表达式；②画出逻辑电路图；③测试并填表1.5。
5、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图1.5 接线，输入端1、2、4、5 接电平开关输出插口，输出端A、B、Y 接电平显示发光二极管。
（2）将电平开关按表1.6 的状态转换，将结果填入表中。
6、逻辑门传输延迟时间的测量用六反相器74LS04 逻辑电路按图1.6 接线，输入200Hz 连续脉冲（实验箱脉冲源），将输入脉冲和输出脉冲分别接入双踪示波器Y1、Y2 轴，观察输入、输出相位差。
SMI计数器的应用设计
SMI计数器的应用设计余 莉 朱利洋（丽水学院工学院 浙江 丽水 323000）摘 要： 通过对比分析汇总若干常用的中规模集成（SMI）计数器，并通过实例得出灵活设计任意进制计数器的方法。
关键词： SMI任意进制计数器；清零置数级联；设计中图分类号：TP29 文献标识码：A 文章编号：1671－7597（2012）1110054－02制计数器，若k>1，采用先级联后反馈的方式实现M 进制，具体0 引言做法是：先将这K 片连接成，然后采用整体反馈法实现M 进制计计数器是最常用的时序逻辑电路，在数字电子技术课程中k 数器。
主要思想是：在N 进制计数的过程中，设法使之跳越-占有非常重要的地位。
集成计数器的灵活应用是计数器部分的M 个状态，就可以得到M 进制的计数器。
教学目标。
目前大多数的教材中都会花大量篇幅介绍大量的电 2.1 确定芯片数目k路和集成芯片，学生学习起来难以快速掌握。
本文汇总各种常见的SMI 计数器，对比分析总结各种计数器的功能区别，并通过设计实例得到快速、灵活掌握任意进制计数器的实现方法。
1 常见SMI计数器计数器的种类非常繁多。
按计数器中的各个触发器是否同时翻转分为同步计数器和异步计数器。
按计数过程中数值的增减可分为加法计数器、减法计数器和可逆计数器。
按计数容量可分为十进制计数器，十六进制计数器，任意进制计数器。
74系列SMI 同步计数器是目前集成计数器的主流产品。
常见的SMI 同步计数器型号有160/161/162/163/190/191/192/193。
其中，160/161/162/163是同步加法计数器，同步可逆（加/减）计数器型号是190/191/192/193。
常见的SMI 异步计数器有74LS290/293等。
161/163/191/193/293等型号是奇数的为四位二进制计数器，也称十六进制计数器，160/162/190/192/290等型号是偶数的为十进制计数器。
计数器设计及应用
Ｑ３ Ｑ２ Ｑ１ Ｑ０
Ｏ ０ Ｏ Ｏ ０ Ｏ ０ ０ １ １ ０ Ｏ ０ Ｏ １ １ １ １ Ｏ Ｏ Ｏ Ｏ １ １ Ｏ Ｏ １ １ ０ ０ ０ １ ０ １ Ｏ １ ０ １ Ｏ １
Ｊ ｌ＝Ｋ１ ＝１
ｃ２ Ｐ ＝Ｑ
Ｊ ２＝Ｋ２ １ ＝
ｃ ３ Ｑ Ｐ＝ ２
Ｊ ３＝Ｋ３＝１
Ｑ Ｑ Ｑ１ ｏ 计数 输 出 ； ３２ Ｑ：
Ｑ ： 位输 出 ； ３进
Ｒ ： 步复 位 ｄ异
状 态转换 表 和时序 图如 图 ３ 图 ４所示 ： 、
Ｃ Ｐ ０ １ ２ ３ ４ ５ ６ ７ ８ ９ １ １ １ １ １ １ ０ １ ２ ３ ４ ５
输 出． 果把 Ｑ作 为 下一个 触 发器 的时 钟信号 ， 可构成 多 位二进 制 加法计 数 器 ， 果把 Ｑ作 为下 一 个 如 则 如
触发 器 的时钟 信号 ， 则可 构成 多位 二进 制减 法计数 器 ． 用Ｊ Ｋ触 发器 组成 的异 步二进 制 加法计 数 器如 图 ２所 示 ：
有Ｒ Ｓ触 发器 、 发器 、 发器 及 Ｊ Ｔ触 Ｄ触 Ｋ触 发器等 ． 计数 器在 数字 系统 中应用 广泛 ， 因此 需掌握 计数 器 工 作原 理 ， 并根 据需 要设 计任 意进制 计数器 ．
１ 异 步 二 进 制计 数 器
计 数器 按计 数进制 不 同 ， 可分 为二进 制计 数器 、 十进 制计数 器 、 其他进 制计 数器 和可变 进制计 数器 ； 若 按计 数单元 中各触发 器所 接收计 数脉 冲和 翻转顺 序或 计 数功 能来 划 分 ， 则有 异 步 计数 器 和 同步 计数 器两 大类 ， 以及加 法计 数器 、 减法 计数器 、 减计数 器 等 ； 按 预置 和 清 除方 式来 分 ， 有并 行 预 置 、 加／ 如 则 直
用“最小状态、最大状态”法分析任意进制计数器
、
定义 基本概 念
最大 状 态 Ｓ 的 确 定 是 该 方 法 中 的 一 个 难 ｍ 点 ， 面从 三 个 方 面加 以讨 论 。 （ ） 加 法 计 数 下 １在
在 介 绍这 种 分 析方 法 之 前 ， 先定 义 几 个 基 首 本 概念 。概念 ｌ什 么是 最小 状 态 ？一 般 地讲 ， ： 是 指计 数器 的有效 循 环 圈 中 ， 置 数 状 态 或 者 是零 予 状态 ， ｓ 示 。概 念 ２ 什 么 是 激 发 状 态 ？是 用 ０表 ： 指计数 器 的某些 输 出端 子 和某 一 门 电路 相 连 接 ， 门 电路 的输 出端 连接 计数 器 的复位 端 子 Ｒ 或者 卟 是 置位 端子 Ｌ 此 刻 ， 数 器 的某 一 输 出 状 态 一 Ｄ； 计 旦 出现 ， 以激 发 Ｒ 或 者 Ｌ 可 卟 Ｄ为 零 ， 该 状 态 称 则 为激 发状 态 。在 同 一计 数 器 中 ， 这 样 功 能 的激 有 发状 态通 常不 止一 个 。概 念 ３： 么是 最 大 状态 ？ 什 是指 新进 制计 数器 有 效 循 环 状 态 中 ， 在 的 或 者 存 是短 暂存 在 的激 发 状态 。最 大状 态在 有效循 环 状
大） 的激 发 状 态 作 为 新 进 制 计 数 器 的 最 大 状 态 。 如下 图 ２ 能 激 发 Ｌ ， Ｄ为 ０ 的激 发 状 态 有 １ １ 、 １１ １１ 、０ １ １１ ， 为 １１ １０ １１ 、００ 因 １ １对 应 的 十 进 制 数 最 大， 确定 １１ １１为新 进 制 计数 器 的最 大状 态 。（ ３） 最 大状 态 是 否 稳 定 存 在 。根 据 原 计 数 器 的 功 能
态 中只有 唯一一 个 ， Ｓ 用 ｍ表 示 。
计数器的设计与分析
为 ７１ １１ ４５ ６ 的计数器 就实现 四位 二进制加法 ． 计 数功能 ， 即表 １ 能 表 中第 五 条 ， 作状 态 功 工
为计 数 。
型 号 为 ７ Ｌ １ １计 数 器 为 同 步 １ ４Ｓ ６ ６进 制 加 法 计 数 器 ，利 用 反馈 复 位 法 和 置 位 法 可 以 将 此 计 数 器 设 计 成 任 意 进 制 计 数 器 ，也 可 将 设 计 好 的 任 意 进 制 计 数 器 进 行 分 析 ，分 析 出 是 几 进 制 计 数 器 ，并 可 根 据 电路 图 画 出状 态 图 。例 如 ， 号 为 ７ Ｌ １ １四位 二 进 制加 法 计 型 ４ Ｓ６ 数器 ，它 的功 能 表 如 表 １ 示 ，电路 图 如 图 １ 所
数 器 ，也 称 １ 制 加 法 计 数 器 ，它 是 中规 模 ６进 集 成 计 数 器 ， 的功 能 表 如 表 １ 示 。 能 表 它 所 功 中 的 为 异 步 复位 端 （ 称 清 零 端 ） 当 ＝ 也 ，
０时 ， 各触 发 器 均 被 复位 （ 零 ） Ｄ 预 置 数 清 。Ｌ 为 端 ， Ｌ ＝０ （ ＝１ ， Ｐ上 升 沿 到 来 时 ， 当 。 ， Ｒｏ ） Ｃ 触
T触发器实现任意进制计数器的比较修改设计方法探讨
Ｎ进 制计数器的驱动方程 ， Ｔ为＝进制计数器 的驱动方程 。 Ｔ需要修改 一 Ｔ Ｔ ０Ｓ ＝（ ２Ｑ。 。 ） （ ，Ｑ ｏ ｓ＝ ３ Ｑ ＂ “ ０ Ｑ Ｑ “ Ｑ
【ｌ ｏ Ｔ ＝Ｑ
＝Ｑ Ｑ “ ２Ｑ “ ｏ
‘
由驱动方程可画出 由 Ｔ 发器构 成的 四位 二进 制加法 计数 触 器电路图。其它任意进制 二进制 加法计数 器 的驱 动方 程可 依照式 （ ） ３ 类推 。
即 Ｔ ＝ Ｑ ４
用同样方法可得出任意二进制减法计数器 的驱动方程为
１ ０
Ｑ． ＿ 诺囝 ”Ｉ１ ｝
Ｑ
Ｑｎ 卡诺圈 “
Ｑｑｌ
由状态真值表可得计数器次态卡诺图如图（ ） １所示。
图 １ 各次 卡诺 图
收 稿 日期 ：０６一Ｏ —１ ２０ １ ３
・
４ ・ ５
维普资讯
辽 宁 省 交 通 高 等 专 科 学 校 学 报 由各次态卡诺 图可得状态方程
ｒｏ Ｑ ” ＝ “
２０ ０６拄
由表 ２可 以看 出 ， １ 在 ２进制加法计数器 的计数 序列中 ， 只有状态 Ｓ。 １ １ ） 。（０ １ 的次态 （ｏ ０ 与表 （ ） ｏ０ ） １ 的二进 制计数器
ｌ。 “ｏ＋ ｌ ｏ Ｑ” ＝ ｌ Ｑ“ “ Ｑ １２ ＝ ，＋ ＋ Ｑ”ｏ Ｑ Ｑ Ｑ “ “ Ｑ
程需要修改和如何修改。其修改原则是： Ｎ进制计数器 若 Ｓ． ， 的次态 与二 进制 计 数 器 Ｓ，的次态 相 同 ， 不需要 修 。 则
改 ； 不同则需要 修改 。ｌ 进 制加 法计 数器 各触 发器 驱动 若 ２ 方程的修改要求可归 纳为表 ３ 所示 。
计数器的设计实验报告
计数器的设计实验报告一、实验目的本次实验的目的是设计并实现一个简单的计数器，通过对计数器的设计和调试，深入理解数字电路的基本原理和逻辑设计方法，掌握计数器的工作原理、功能和应用，提高自己的电路设计和调试能力。
二、实验原理计数器是一种能够对输入脉冲进行计数，并在达到设定计数值时产生输出信号的数字电路。
计数器按照计数方式可以分为加法计数器、减法计数器和可逆计数器；按照计数进制可以分为二进制计数器、十进制计数器和任意进制计数器。
本次实验设计的是一个简单的十进制加法计数器，采用同步时序逻辑电路设计方法。
计数器由触发器、门电路等组成，通过对触发器的时钟信号和输入信号的控制，实现计数功能。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS160（十进制同步加法计数器）、74LS00（二输入与非门）、74LS04（六反相器）3、示波器4、直流电源5、导线若干四、实验内容与步骤1、设计电路根据实验要求，选择合适的计数器芯片 74LS160，并确定其引脚功能。
设计计数器的清零、置数和计数控制电路，使用与非门和反相器实现。
画出完整的电路原理图。
2、连接电路在数字电路实验箱上，按照电路原理图连接芯片和导线。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通直流电源，观察计数器的初始状态。
输入计数脉冲，用示波器观察计数器的输出波形，检查计数是否正确。
若计数不正确，逐步排查故障，如检查芯片引脚连接、电源电压等，直至计数器正常工作。
4、功能测试测试计数器的清零功能，观察计数器是否能在清零信号作用下回到初始状态。
测试计数器的置数功能，设置不同的预置数，观察计数器是否能按照预置数开始计数。
五、实验结果与分析1、实验结果成功实现了十进制加法计数器的设计，计数器能够在输入脉冲的作用下进行正确计数。
清零和置数功能正常，能够满足实验要求。
2、结果分析通过对计数器输出波形的观察和分析，验证了计数器的工作原理和逻辑功能。
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任意进制计数器的设计方法
设计任意进制的计数器可以采用以下方法：
1. 确定计数器的最大值：首先确定计数器的位数，位数决定了计数器能表示的最大值。
对于n位计数器，最大值为进制的n
次方减一。
2. 设计进位逻辑：根据进制确定进位的条件和逻辑。
对于十进制计数器，当个位进位时，十位加一；当十位进位时，百位加一，以此类推。
对于其他进制计数器，也需要确定进位的条件和逻辑。
3. 设计计数逻辑：根据进制确定计数的条件和逻辑。
对于十进制计数器，当个位数达到最大值时，个位数归零，十位数加一；当十位数达到最大值时，十位数归零，百位数加一，以此类推。
对于其他进制计数器，也需要确定计数的条件和逻辑。
4. 实现计数器电路：根据计数器的位数和逻辑设计电路。
可以采用多级触发器实现计数器，如JK触发器或D触发器。
每个
触发器的输入连接到进位逻辑和计数逻辑的输出，形成级联的计数器电路。
5. 测试和验证：对设计的计数器进行模拟或实际测试，验证其功能和正确性。
可以使用计算机辅助设计软件进行模拟，或者通过实际连接电路进行测试。
需要注意的是，任意进制计数器的位数和进制需要事先确定，
并在设计时考虑到。
如果需要设计一个可以动态切换进制的计数器，需要通过电路或程序实现切换进制的功能。