CPU制程介绍

CPU制程介绍
CPU制程介绍

第1页 CPU制作流程大揭密一

现在市场上产品丰富,琳琅满目,当你使用着配置了最新款CPU的电脑在互联网上纵横驰骋,在各种程序应用之间操作自如的时候,有没有兴趣去想一想这个头不大、功能不小的CPU是怎么制作出来的呢。在今天的半导体制造业中,计算机中央处理器无疑是受关注程度最高的领域,而这个领域中众所周知的两大巨头,其所遵循的处理器架构均为x86,而另外一家号称信息产业的蓝色巨人的IBM,也拥有强大的处理器设计与制造能力,它们最先发明了应变硅技术,并在90纳米的处理器制造工艺上走在最前列。在今天的文章中,我们将一步一步的为您讲述中央处理器从一堆沙子到一个功能强大的集成电路芯片的全过程。

(图) Intel Core 2 Duo E6550(盒)

历代经典的CPU

制造CPU的基本原料

如果问及CPU的原料是什么,大家都会轻而易举的给出答案—是硅。这是不假,但硅又来自哪里呢?其实就是那些最不起眼的沙子。难以想象吧,价格昂贵,结构复杂,功能强大,充满着神秘感的CPU竟然来自那根本一文不值的沙子。当然这中间必然要经历一个复杂的制造过程才行。不过不是随便抓一把沙子就可以做原料的,一定要精挑细选,从中提取出最最纯净的硅原料才行。试想一下,如果用那最最廉价而又储量充足的原料做成CPU,那么成品的质量会怎样,你还能用上像现在这样高性能的处理器吗?

(图) Intel Core 2 Duo E6550(盒)

英特尔技术人员在半导体生产工厂内使用自动化测量工具依据严格的质量标准

对晶圆的制造进度进行监测

除去硅之外,制造CPU还需要一种重要的材料就是金属。目前为止,铝已经成为制作处理器内部配件的主要金属材料,而铜则逐渐被淘汰,这是有一些原因的,在目前的CPU工作电压下,铝的电迁移特性要明显好于铜。所谓电迁移问题,就是指当大量电子流过一段导体时,导体物质原子受电子撞击而离开原有位置,留下空位,空位过多则会导致导体连线断开,而离开原位的原子停留在其它位置,会造成其它地方的短路从而影响芯片的逻辑功能,进而导致芯片无法使用。这就是许多Northwood Pentium 4换上SNDS(北木暴毕综合症)的原因,当发烧友们第一次给Northwood Pentium 4超频就急于求成,大幅提高芯

片电压时,严重的电迁移问题导致了CPU的瘫痪。这就是intel首次尝试铜互连技术的经历,它显然需要一些改进。不过另一方面讲,应用铜互连技术可以减小芯片面积,同时由于铜导体的电阻更低,其上电流通过的速度也更快。

除了这两样主要的材料之外,在芯片的设计过程中还需要一些种类的化学原料,它们起着不同的作用,这里不再赘述。

第2页制造CPU的基本原料

CPU制造的准备阶段

在必备原材料的采集工作完毕之后,这些原材料中的一部分需要进行一些预处理工作。而作为最主要的原料,硅的处理工作至关重要。首先,硅原料要进行化学提纯,这一步骤使其达到可供半导体工业使用的原料级别。而为了使这些硅原料能够满足集成电路制造的加工需要,还必须将其整形,这一步是通过溶化硅原料,然后将液态硅注入大型高温石英容器而完成的。而后,将原料进行高温溶化。中学化学课上我们学到过,许多固体内部原子是晶体结构,硅也是如此。为了达到高性能处理器的要求,整块硅原料必须高度纯净,及单晶硅。然后从高温容器中采用旋转拉伸的方式将硅原料取出,此时一个圆柱体的硅锭就产生了。

(图) AMD Athlon 64 X2 4400+ AM2(Brisbane核心 65nm)

从目前所使用的工艺来看,硅锭圆形横截面的直径为200毫米。不过现在intel 和其它一些公司已经开始使用300毫米直径的硅锭了。在保留硅锭的各种特性不变的情况下增加横截面的面积是具有相当的难度的,不过只要企业肯投入大批资金来研究,还是可以实现的。intel为研制和生产300毫米硅锭而建立的工厂耗费了大约35亿美元,新技术的成功使得intel可以制造复杂程度更高,功能更强大的集成电路芯片。而200毫米硅锭的工厂也耗费了15亿美元。下面就从硅锭的切片开始介绍CPU的制造过程。

单晶硅锭

在制成硅锭并确保其是一个绝对的圆柱体之后,下一个步骤就是将这个圆柱体硅锭切片,切片越薄,用料越省,自然可以生产的处理器芯片就更多。切片还要镜面精加工的处理来确保表面绝对光滑,之后检查是否有扭曲或其它问题。这一步的质量检验尤为重要决定了成品CPU的质量。

新的切片中要掺入一些物质而使之成为真正的半导体材料,而后在其上刻划代表着各种逻辑功能的晶体管电路。掺入的物质原子进入硅原子之间的空隙,彼此之间发生原子力的作用,从而使得硅原料具有半导体的特性。今天的半导体制造多选择CMOS工艺(互补型金属氧化物半导体)。其中互补一词表示半导体中N型MOS管和P型MOS管之间的交互作用。而N和P在电子工艺中分别代表负极和正极。多数情况下,切片被掺入化学物质而形成P型衬底,在其上刻划的逻辑电路要遵循nMOS电路的特性来设计,这种类型的晶体管空间利用率更高也更加节能。同时在多数情况下,必须尽量限制pMOS型晶体管的出现,因为在制造过程的后期,需要将N型材料植入P型衬底当中,而这一过程会导致pMOS 管的形成。

(图) AMD Athlon 64 X2 4400+ AM2(Brisbane核心 65nm)

清洁的空气源源不断地从天花板和地板中的空隙中流入室内。无尘车间中的全

部空气每分钟都会多次更换

在掺入化学物质的工作完成之后,标准的切片就完成了。然后将每一个切片放入高温炉中加热,通过控制加温时间而使得切片表面生成一层二氧化硅膜。通过密切监测温度,空气成分和加温时间,该二氧化硅层的厚度是可以控制的。在intel的90纳米制造工艺中,门氧化物的宽度小到了惊人的5个原子厚度。这一层门电路也是晶体管门电路的一部分,晶体管门电路的作用是控制其间电子的流动,通过对门电压的控制,电子的流动被严格控制,而不论输入输出端口电压的大小。

准备工作的最后一道工序是在二氧化硅层上覆盖一个感光层。这一层物质用于同一层中的其它控制应用。这层物质在干燥时具有很好的感光效果,而且在光刻蚀过程结束之后,能够通过化学方法将其溶解并除去。

第3页光刻蚀-CPU制造过程工艺最复杂一步

光刻蚀

这是目前的CPU制造过程当中工艺非常复杂的一个步骤,为什么这么说呢?光刻蚀过程就是使用一定波长的光在感光层中刻出相应的刻痕,由此改变该处材

料的化学特性。这项技术对于所用光的波长要求极为严格,需要使用短波长的紫外线和大曲率的透镜。刻蚀过程还会受到晶圆上的污点的影响。每一步刻蚀都是一个复杂而精细的过程。设计每一步过程的所需要的数据量都可以用10GB 的单位来计量,而且制造每块处理器所需要的刻蚀步骤都超过20步(每一步进行一层刻蚀)。而且每一层刻蚀的图纸如果放大许多倍的话,可以和整个纽约市外加郊区范围的地图相比,甚至还要复杂,试想一下,把整个纽约地图缩小到实际面积大小只有100个平方毫米的芯片上,那么这个芯片的结构有多么复杂,可想而知了吧。

(图) AMD Athlon 64 X2 5000+ AM2

当这些刻蚀工作全部完成之后,晶圆被翻转过来。短波长光线透过石英模板上镂空的刻痕照射到晶圆的感光层上,然后撤掉光线和模板。通过化学方法除去暴露在外边的感光层物质,而二氧化硅马上在陋空位置的下方生成。

(图) AMD Athlon 64 X2 5000+ AM2

掺杂

在残留的感光层物质被去除之后,剩下的就是充满的沟壑的二氧化硅层以及暴露出来的在该层下方的硅层。这一步之后,另一个二氧化硅层制作完成。然后,加入另一个带有感光层的多晶硅层。多晶硅是门电路的另一种类型。由于此处使用到了金属原料(因此称作金属氧化物半导体),多晶硅允许在晶体管队列端口电压起作用之前建立门电路。感光层同时还要被短波长光线透过掩模刻蚀。再经过一部刻蚀,所需的全部门电路就已经基本成型了。然后,要对暴露在外的硅层通过化学方式进行离子轰击,此处的目的是生成N沟道或P沟道。这个掺杂过程创建了全部的晶体管及彼此间的电路连接,没个晶体管都有输入端和输出端,两端之间被称作端口。

重复这一过程

从这一步起,你将持续添加层级,加入一个二氧化硅层,然后光刻一次。重复这些步骤,然后就出现了一个多层立体架构,这就是你目前使用的处理器的萌芽状态了。在每层之间采用金属涂膜的技术进行层间的导电连接。今天的P4处理器采用了7层金属连接,而Athlon64使用了9层,所使用的层数取决于最初的版图设计,并不直接代表着最终产品的性能差异。

第4页测试封装测试过程

接下来的几个星期就需要对晶圆进行一关接一关的测试,包括检测晶圆的电学特性,看是否有逻辑错误,如果有,是在哪一层出现的等等。而后,晶圆上每一个出现问题的芯片单元将被单独测试来确定该芯片有否特殊加工需要。

(图) Intel Core 2 Extreme QX6700(盒)

而后,整片的晶圆被切割成一个个独立的处理器芯片单元。在最初测试中,那些检测不合格的单元将被遗弃。这些被切割下来的芯片单元将被采用某种方式进行封装,这样它就可以顺利的插入某种接口规格的主板了。大多数intel和AMD的处理器都会被覆盖一个散热层。在处理器成品完成之后,还要进行全方位的芯片功能检测。这一部会产生不同等级的产品,一些芯片的运行频率相对较高,于是打上高频率产品的名称和编号,而那些运行频率相对较低的芯片则加以改造,打上其它的低频率型号。这就是不同市场定位的处理器。而还有一些处理器可能在芯片功能上有一些不足之处。比如它在缓存功能上有缺陷(这种缺陷足以导致绝大多数的CPU瘫痪),那么它们就会被屏蔽掉一些缓存容量,降低了性能,当然也就降低了产品的售价,这就是Celeron和Sempron的由来。

(图) Intel Core 2 Extreme QX6700(盒)

在CPU的包装过程完成之后,许多产品还要再进行一次测试来确保先前的制作过程无一疏漏,且产品完全遵照规格所述,没有偏差。

我们希望这篇文章能够为一些对于CPU制作过程感兴趣的人解答一些疑问。毕竟作者水平有限,不可能以专业的水平把制作过程完全展示给您,如果您有兴趣继续钻研,建议您去阅读一些有关集成电路制造的高级教材.

第5页超频伤害CPU的真相大揭密之一

有些人并不鼓励超频,其原因在于超频会降低CPU寿命或造成系统的不稳定然而这样的回答必定无法满足许多人的求知欲望,以下为大家做更深入的分析。

(图) Intel Core 2 Extreme QX6850(盒)

超频对CPU的伤害

有部分的人并不鼓励超频,在超频的情况下,系统死机或发生错误的可能性会增加,这的确是不争的事实,但这仅仅是一种可能性而已。我要说的是,一个超频的系统,我们还是可以把它搞的很稳定。另一个人们不鼓励超频的原因是,超频产生的高温会使CPU降低寿命,这是今天所要讨论的重点。

(图) Intel Core 2 Extreme QX6850(盒)

根据电子学理论,频率的提高(如果稳定)对于元件寿命不会有影响,但是频率变高后,却会产生较高的热量,例如,如果P133是12W的话,

P200=12*(1+(200-133)/133)=18W,多出这六瓦在这颗小小CPU里,如散热不好将会产生极高的温度,温度对半导体确是一大杀手,所以如果你想超频的话,一定要有很好的散热条件。我们已经知道超频会产生大量的热,使CPU温度升高,从而引发“电子迁移”现象,而为了超频,我们通常会提高电压,如此一来,产生的热会更多。然而我们必须明白的是,并不是热直接伤害CPU,而是热所导致的“电子迁移”现象(electro migration)在损坏CPU内部的芯片。很多人说的CPU超到烧掉,其实严格来说,应该是高温所导致的“电子迁移”现象所引发的结果。

第6页超频伤害CPU的真相大揭密之二

为了防止“电子迁移”现象的发生,我们必须把CPU的表面温度控制在摄氏50度以下,这样CPU的内部温度就可以维持在80度以下,“电子迁移”现象就不会发生。“电子迁移”现象并非立刻就损坏芯片,它对芯片的损坏是一个缓慢的过程,或多或少会降低CPU的寿命,假如你让你的CPU持续在非常高的温度下工作,那你的CPU可就……。

(图) Intel Core 2 Duo E6420 2.13GHz(3年原装)

何谓“电子迁移”现象(electromigration)

那麽“电子迁移”到底是什麽?“电子迁移”属于电子科学的领域,在1960年代初期才被广泛了解,是指电子的流动所导致的金属原子的迁移现象。在电流强度很高的导体上,最典型的就是IC内部的电路,电子的流动带给上面的金属原子一个动量(momentum),使得金属原子脱离金属表面四处流动,结果就导致金属导线表面上形成坑洞(void)或土丘(hilllock),造成永久的损害,这是一个缓慢的过程,一旦发生,情况会越来越严重,到最后就会造成整个电路的短路(short),整个CPU就报销了。

(图) Intel Core 2 Duo E6420 2.13GHz(3年原装)

“电子迁移”现象受许多因素影响,其中一个是电流的强度,电流强度越高,“电子迁移”现象就越显著。从CPU的发展史,我们可以发现,为了把CPU的die size缩小,IC越做越小,线路做的越细越薄,如此,线路的电流强度就变的很大,所以电子的流动所带给金属原子的动量就变的很显著,金属原子就容易从表面脱离而四处流窜,形成坑洞或土丘。另外一个因素就是温度,高温有助于“电子迁移”的产生,这就是为什么我们要把CPU的温度维持在50以下(手摸起来温温的)。至于温度是如何影响“电子迁移”,有兴趣的朋友可以自己去研究。

总结

由以上的分析,我们了解超频会对CPU造成伤害的原因在于高温所引发的“电子迁移”现象,所以只要我们作好散热,超频的危险会很小。

半导体行业:芯片设计企业的光罩成本大幅上升

半导体行业:芯片设计企业的光罩成本大幅上升 本周重点 面板级扇出型封装技术(FO on substrate)在异质整合趋势下的投资机遇 透过台积电看半导体趋势-成也萧何,败也萧何 核心观点 虽然SoC 将更多的功能整合到单颗芯片,在大幅提升芯片性能的同时降低了功耗,但是缺点就是需要更加先进制程工艺的支撑。随着芯片制程向 7nm,5nm 甚至3nm 发展,芯片设计企业的光罩成本大幅上升。而通过系统级封装技术如面板级扇出型封装可以在提升芯片性能的同时大大降低企业的设计 和制造成本,这种异质整合的封装技术有望成为芯片行业新的发展趋势。为了 满足电子产品轻薄短小的发展趋势,未来对于基板的要求更薄,因此封装材料中 的薄基板技术(coreless,ETS 和embedded)值得关注。另外在高性能性能的封装中会大量采用TSV(硅通孔)工艺,这种工艺在封装过程中芯片容易出现细微的 损坏,因此未来细微缺陷检测设备也是行业值得关注的一个发展方向在所有苹果产业链公司从去年11 月初陆续下修其营收预期后,台积电 终于挡不住大趋势,公布低于市场预期的一季度销售环比衰退21.9%-22.9%,43- 45%的毛利预期(vs. 市场预期的47.5%),及31-33%的营业利润率预期(vs. 市场预期的36.8%)。台积电提出2019 年全球晶圆代工达0%同比成长,我们预估证券分析师对世界先进,华虹,长电科技,通富微电,华天科技2019 年营收同比成长的预估将明显下修到0%,+/-5%。虽然7 纳米短期需求不振,但台积电公布其2019 资本开支同比持平,维持100-110 亿美元,其中80%是用在7/5/3 纳米(大多用在5 和3 纳米),另外超过10%用在光掩片及先进封装的投资,剩下的用在特 殊制程。这对全球及中国半导体设备大厂而言,相对有利。

芯片制程表

单通道双通道单通道双通道单通道双通道单通道双通道Samsung SLC 16M K9F2808U0M/A/B/C 1Y Y Y Samsung SLC 16M K9F2816Q0C(x16)1Y Y 1.8v Samsung SLC 32M K9F5608U0M/A/B/C 1Y Y Y Samsung SLC 32M K9F5616U0C(x16)1Y Y Samsung SLC 32M K9F5616U0B(x16)1Y Y Samsung SLC 64M K9F1208U0M/A/B/C 1Y Y Y Samsung SLC 64M K9F1208Q0C 1Y Y Y 1.8v Samsung SLC 64M K9K1216U0C(x16)1Y Y Samsung SLC 64M K9k1216Q0C(x16)1Y Y 1.8v Samsung SLC 128M K9K1G08Q0A 1Y Y Y 1.8v Samsung SLC 128M K9K1G08U0M/A/B 1Y Y Y Samsung SLC 128M K9K1G16U0A(x16)1Y Y Samsung SLC 256M K9E2G08U0M 1Y Y Y Samsung SLC 256M K9E2G08U1M 2Y Y Y Samsung SLC 128M K9F1G08U0M/A 1Y Y Y Y Y Y Y Samsung SLC 128M K9F1G08R0M/A 1Y Y Y Y Y Y 1.8v Samsung SLC 256M K9K2G08U1A 2Y Y Y Y Y Y Y Samsung SLC 128M K9F1G16Q0M(x16)1Y Y Y 1.8v Samsung SLC 128M K9F1G16U0M(x16)1Y Y Y Y Samsung SLC 128M K9F1G08U0A 1Y Y Y Y Y Y Y Samsung SLC 128M K9F1G08R0A 1Y Y Y Y Y Y 1.8v Samsung SLC 256M K9K2G08Q0M/A 1Y Y Y Y Y Y 1.8v Samsung SLC 256M K9K2G08U0M/A 1Y Y Y Y Y Y Y Samsung SLC 512M K9W4G08U1M 2Y Y Y Y Y Y Y Samsung SLC 256M K9K2G16Q0M/A(x16)1Y Y Y 1.8v Samsung SLC 256M K9K2G16U0M/A(x16)1Y Y Y Y Samsung SLC 512M K9W4G16U1M(x16)2Y Y Y Y Samsung SLC 256M K9F2G08U0M 1Y Y Y Y Y Y Y Samsung SLC 256M K9F2G16U0M(x16)1Y Y Y Y Samsung SLC 512M K9K4G08U0M 1Y Y Y Y Y Y Y Samsung SLC 1G K9W8G08U1M 2Y Y Y Y Y Y Y Samsung SLC 128M K9F1G08U0B 1Y Y Y Y Y Y Y Samsung SLC 128M K9F1G16Q0B(x16)1Y Y Y 1.8v Samsung SLC 256M K9F2G08U0A 1Y Y Y Y Y Y Y Samsung SLC 256M K9F2G08R0A 1Y Y Y Y Y Y 1.8v Samsung SLC 512M K9F4G08U0M 1Y Y Y Y Y Y Y Samsung SLC 1G K9K8G08U1M 2Y Y Y Y Y Y Y Samsung SLC 1G K9K8G08U0M/A 1Y Y Y Y Y Y Y Samsung SLC 2G K9WAG08U1M/A 2Y Y Y Y Y Y Y Samsung SLC 4G K9NBG08U5M/A 4Y Y Y Y Y Y Y Samsung SLC 1G K9F8G08U0M 50nm 1Y Y Y Y Y Y CE Pin AU6985AU6987AU6981AU6983 UFD Controller Flash Support List (SZ 2010-11-02) Flash Controller 备注 Brand Type Capacity Flash Name 制程

芯片制作工艺流程

芯片制作工艺流程 工艺流程 1) 表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成SiO2 缓冲层,用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化 Si(固) + O2 à SiO2(固) 湿法氧化 Si(固) +2H2O à SiO2(固) + 2H2 干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时,膜厚与时间成正比。SiO2膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的SiO2膜,需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时,因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应,Si 表面向深层移动,距离为SiO2膜厚的0.44倍。因此,不同厚度的SiO2膜,去除后的Si表面的深度也不同。SiO2膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2)。SiO2膜很薄时,看不到干涉色,但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低,约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。(100)面时,氧化膜中固定电荷较多,固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1 常压CVD (Normal Pressure CVD) NPCVD为最简单的CVD法,使用于各种领域中。其一般装置是由(1)输送反

《芯片制造-半导体工艺制程实用教程》学习笔记

《芯片制造-半导体工艺制程实用教程》 学习笔记 整理:Anndi 来源:电子胶水学习指南(https://www.360docs.net/doc/c99185031.html,) 本人主要从事IC封装化学材料(电子胶水)工作,为更好的理解IC封装产业的动态和技术,自学了《芯片制造-半导体工艺制程实用教程》,貌似一本不错的教材,在此总结出一些个人的学习笔记和大家分享。此笔记原发在本人的“电子胶水学习指南”博客中,有兴趣的朋友可以前去查看一起探讨之! 前言及序言(点击链接查看之)-----------------------------------1第1章半导体工业-----------------------------------------2—3第2章半导体材料和工艺化学品---------------------------4—5第3章晶圆制备-----------------------------------------------6第4章芯片制造概述---------------------------------------7—8第5章污染控制-------------------------------------------9—10第6章工艺良品率----------------------------------------11—12第7章氧化-----------------------------------------------13—14第8章基本光刻工艺流程—从表面准备到曝光------------15—17第9章基本光刻工艺流程—从曝光到最终检验------------18—20第10章高级光刻工艺-------------------------------------21—23第11章掺杂----------------------------------------------24—26第12章淀积----------------------------------------------27—29第13章金属淀积-----------------------------------------30—31第14章工艺和器件评估----------------------------------32—33第15章晶圆加工中的商务因素---------------------------34—35第16章半导体器件和集成电路的形成-------------------------36第17章集成电路的类型----------------------------------37—38第18章封装----------------------------------------------39—41 个人感慨----------------------------------------------------------41

IC封装制程

半導體的產品很多,應用的場合非常廣泛,圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別,圖一中不同類別的英文縮寫名稱原文為 PDID:Plastic Dual Inline Package SOP:Small Outline Package SOJ:Small Outline J-Lead Package PLCC:Plastic Leaded Chip Carrier QFP:Quad Flat Package PGA:Pin Grid Array BGA:Ball Grid Array 雖然半導體元件的外型種類很多,在電路板上常用的組裝方式有二種,一種是插入電路板的銲孔或腳座,如PDIP、PGA,另一種是貼附在電路板表面的銲墊上,如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀,只看到從包覆的膠體或陶瓷中伸出的接腳,而半導體元件真正的的核心,是包覆在膠體或陶瓷內一片非常小的晶片,透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件,從上方的玻璃窗可看到內部的晶片,圖三是以顯微鏡將內部的晶片放大,可以看到晶片以多條銲線連接四周的接腳,這些接腳向外延伸並穿出膠體,成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂,那是使用不當引發過電流而燒毀,致使晶片失去功能,這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED,也就是發光二極體,其內部也是一顆晶片,圖五是以顯微鏡正視LED的頂端,可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線,若以LED二支接腳的極性來做分別,晶片是貼附在負極的腳上,經由銲線連接正極的腳。當LED通過正向電流時,晶片會發光而使LED發亮,如圖六所示。 半導體元件的製作分成兩段的製造程序,前一段是先製造元件的核心─晶片,稱為晶圓製造;後一段是將晶中片加以封裝成最後產品,稱為IC封裝製程,又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟,在本章節中將簡介這兩段的製造程序。

LED芯片制程资料全

LED芯片制程 LED的发光原理 发光二极管是由Ⅲ-Ⅳ族化合物,如GaAs(砷化镓)、GaP(磷化镓)、GaAsP(磷砷化镓)等半导体制成的,其核心是PN结。因此它具有一般P-N结的I-N特性,即正向导通,反向截止、击穿特性。此外,在一定条件下,它还具有发光特性。在正向电压下,电子由N区注入P区,空穴由P区注入N区。进入对方区域的少数载流子(少子)一部分与多数载流子 (多子)复合而发光,如图1所示。 假设发光是在P区中发生的,那么注入的电子与价带空穴直接复合而发光,或者先被发光中心捕获后,再与空穴复合发光。除了这种发光复合外,还有些电子被非发光中心(这个中心介于导带、介带中间附近)捕获,而后再与空穴复合,每次释放的能量不大,不能形成可见光。发光的复合量相对于非发光复合量的比例越大,光量子效率越高。由于复合是在少子扩散区内发光的,所以光仅在靠近PN结面数μm以内产生。 理论和实践证明,光的峰值波长λ与发光区域的半导体材料禁带宽度Eg有关,即λ≈1240/Eg(mm) 式中Eg的单位为电子伏特(eV)。若能产生可见光(波长在380nm紫光~780nm红光),半导体材料的Eg应在3.26~1.63eV之间。比红光波长长的光为红外光。现在已有红外、红、黄、绿及蓝光发光二极管,但其中蓝光二极管成本、价格很高,使用不普遍。

2.芯片: ⑴芯片的结构:芯片的结构为五个部分,分别为正电极、负电极、P 层、N 层和PN 结,如下图: 单電極 P 电极 P 层 P/N 结合层 N 层 N 电极 双电极 ⑵芯片的生产工艺: (1)长晶(CRYSTAL GROWTH ): 长晶是从硅沙中(二氧化硅)提炼成单晶硅,制造过 程是将硅石(Silica)或硅酸盐 (Silicate) 如同冶金一样,放入炉中熔解提炼,形成冶金级硅。冶金级硅中 尚含有杂质,接下来用分馏及还原的方法将其纯化,形成电子级硅。虽然电子级硅所含的電極 層 接合層 層 電極

晶圆(Wafer) 制程工艺学习

晶圆(Wafer)制程工藝學習 晶圆(Wafer)的生产由砂即(二氧化硅)开始,经由电弧炉的提炼还原成冶炼级的硅,再经由盐酸氯化,产生三氯化硅,经蒸馏纯化后,透过慢速分解过程,制成棒状或粒状的「多晶硅」。一般晶圆制造厂,将多晶硅融解后,再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长,重76.6公斤的8吋硅晶棒,约需2天半时间长成。经研磨、拋光、切片后,即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序,把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率,更在 IC 制程的进步上,扮演着最关键的角色。由于光学上的需要,此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中,蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻(又称为电浆蚀刻)是目前最常用的蚀刻方式,其以气体作为主要的蚀刻媒介,并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先,电浆会将蚀刻气体分子分解,产生能够快速蚀去材料的高活性分子。此外,电浆也会把这些化学成份离子化,使其带有电荷。 晶圆系置于带负电的阴极之上,因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时,会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻,而后者也是干式蚀刻的重要角色。 基本上,随着所欲去除的材质与所使用的蚀刻化学物质之不同,蚀刻由下列两种模式单独或混会进行: 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后,将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面,并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键,进而将晶圆表面材质分子一个个的打击或溅击(sputtering)出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时,被用来沉积出某种薄膜(film)的技术,所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时,包含有被沉积材料之原子的气体,会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时,会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有,不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有: ■二气化硅(通常直接称为氧化层) ■氮化硅

IC 封装制程简介-1

半导体的产品很多,应用的场合非常广泛,图一是常见的几种半导体组件外型。半导体组件一般是以接脚形式或外型来划分类别,图一中不同类别的英文缩写名称原文为 PDID:Plastic Dual Inline Package SOP:Small Outline Package SOJ:Small Outline J-Lead Package PLCC:Plastic Leaded Chip Carrier QFP:Quad Flat Package PGA:Pin Grid Array BGA:Ball Grid Array 虽然半导体组件的外型种类很多,在电路板上常用的组装方式有二种,一种是插入电路板的焊孔或脚座,如PDIP、PGA,另一种是贴附在电路板表面的焊垫上,如SOP、SOJ、PLCC、QFP、BGA。 从半导体组件的外观,只看到从包覆的胶体或陶瓷中伸出的接脚,而半导体组件真正的的核心,是包覆在胶体或陶瓷内一片非常小的芯片,透过伸出的接脚与外部做信息传输。图二是一片EPROM组件,从上方的玻璃窗可看到内部的芯片,图三是以显微镜将内部的芯片放大,可以看到芯片以多条焊线连接四周的接脚,这些接脚向外延伸并穿出胶体,成为芯片与外界通讯的道路。请注意图三中有一条焊线从中断裂,那是使用不当引发过电流而烧毁,致使芯片失去功能,这也是一般芯片遭到损毁而失效的原因之一。 图四是常见的LED,也就是发光二极管,其内部也是一颗芯片,图五是以显微镜正视LED的顶端,可从透明的胶体中隐约的看到一片方型的芯片及一条金色的焊线,若以LED二支接脚的极性来做分别,芯片是贴附在负极的脚上,经由焊线连接正极的脚。当LED通过正向电流时,芯片会发光而使LED发亮,如图六所示。 半导体组件的制作分成两段的制造程序,前一段是先制造组件的核心─芯片,称为晶圆制造;后一段是将晶中片加以封装成最后产品,称为IC封装制程,又可细分成晶圆切割、黏晶、焊线、封胶、印字、剪切成型等加工步骤,在本章节中将简介这两段的制造程序。

芯片制程(以 Intel 芯片为例)

芯片制程(以 Intel 芯片为例) 如果问及芯片的原料是什么,大家都会轻而易举的给出答案——是硅。这是不假,但硅又来自哪里呢?其实就是那些最不起眼的沙子。难以想象吧,价格昂贵,结构复杂,功能强大,充满着神秘感的芯片竟然来自那根本一文不值的沙子。当然这中间必然要经历一个复杂的制造过程才行。 下面,就让我们跟随芯片的制作流程,了解这从“沙子”到“黄金”的神秘过程吧! (以 Intel 芯片为例)

芯片制作完整过程包括芯片设计、晶片制作、封装制作、成本测试等几个环节,其中晶片片制作过程尤为的复杂。 精密的芯片其制造过程非常的复杂 首先是芯片设计,根据设计的需求,生成的“图样”1,芯片的原料晶圆晶圆的成分是硅,硅是由石英沙所精练出来的,晶圆便是硅元素加以纯化(99.999%),接着是将些纯硅制成硅晶棒,成为制造集成电路的石英半导体的材料,将其切片就是芯片制作具体需要的晶圆。晶圆越薄,成产的成本越低,但对工艺就要求的越高。2,晶圆涂膜晶圆涂膜能抵抗氧化以及耐温能力,其材料为光阻的一种。3,晶圆光刻显影、蚀刻该过程使用了对紫外光敏感的化学物质,即遇紫外光则变软。通过控制遮光物的位置可以得到芯片的外形。在硅晶片涂上光致抗蚀剂,使得其遇紫外光就会溶解。这是可以用上第一份遮光物,使得紫外光直射的部分被溶解,这溶解部分接着可用溶剂将其冲走。这样剩下的部分就与遮光物的形状一样了,

而这效果正是我们所要的。这样就得到我们所需要的二氧化硅层。 4、搀加杂质将晶圆中植入离子,生成相应的P、N类半导体。具体工艺是是从硅片上暴露的区域开始,放入化学离子混合液中。这一工艺将改变搀杂区的导电方式,使每个晶体管可以通、断、或携带数据。简单的芯片可以只用一层,但复杂的芯片通常有很多层,这时候将这一流程不断的重复,不同层可通过开启窗口联接起来。这一点类似所层PCB板的制作制作原理。更为复杂的芯片可能需要多个二氧化硅层,这时候通过重复光刻以及上面流程来实现,形成一个立体的结构。 5、晶圆测试经过上面的几道工艺之后,晶圆上就形成了一个个格状的晶粒。通过针测的方式对每个晶粒进行电气特性检测。一般每个芯片的拥有的晶粒数量是庞大的,组织一次针测试模式是非常复杂的过程,这要求了在生产的时候尽量是同等芯片规格构造的型号的大批量的生产。数量越大相对成本就会越低,这也是为什么主流芯片器件造价低的一个因素。 6、封装将制造完成晶圆固定,绑定引脚,按照需求去制作成各种不同的封装形式,这就是同种芯片内核可以有不同的封装形式的原因。比如:DIP、QFP、PLCC、QFN 等等。这里主要是由用户的应用习惯、应用环境、市场形式等外围因素来决定的。 7、测试、包装经过上述工艺流程以后,芯片制作就已经全部完成了,这一步骤是将芯片进行测试、剔除不良品,以及包装

IC封装制程简介

半导体的产品很多应用的场合非常广泛图一是常见的几种半导体组件外型半导体组件一般是以接脚形式或外型来划分类别图一中不同类别的英文缩写名称原文为 PDID Plastic Dual Inline Package SOP Small Outline Package SOJ Small Outline J-Lead Package PLCC Plastic Leaded Chip Carrier QFP Quad Flat Package PGA Pin Grid Array BGA Ball Grid Array 虽然半导体组件的外型种类很多在电路板上常用的组装方式有二种一种是插入电路板的焊孔或脚座如PDIP PGA另一种是贴附在电路板表面的焊垫上如SOP SOJ PLCC QFP BGA 从半导体组件的外观只看到从包覆的胶体或陶瓷中伸出的接脚而半导体组件真正的的核心是包覆在胶体或陶瓷内一片非常小的芯片透过伸出的接脚与外部做信息传输图二是一片EPROM组件从上方的玻璃窗可看到内部的芯片图三是以显微镜将内部的芯片放大可以看到芯片以多条焊线连接四周的接脚这些接脚向外延伸并穿出胶体成为芯片与外界通讯的道路请注意图三中有一条焊线从中断裂那是使用不当引发过电流而烧毁致使芯片失去功能这也是一般芯片遭到损毁而失效的原因之一 图四是常见的LED也就是发光二极管其内部也是一颗芯片图五是以显微镜正视LED的顶端可从透明的胶体中隐约的看到一片方型的芯片及一条金色的焊线若以LED二支接脚的极性来做分别芯片是贴附在负极的脚上经由焊线连接正极的脚当LED通过正向电流时芯片会发光而使LED发亮如图六所示 半导体组件的制作分成两段的制造程序前一段是先制造组件的核心─芯片称为晶圆制造后一段是将晶中片加以封装成最后产品称为IC封装制程又可细分成晶圆切割黏晶焊线封胶印字剪切成型等加工步骤在本章节中将简介这两段的制造程序

二极管芯片扩散制程简介

二极管芯片扩散制程分绍 一、分类: 在扩散制程中,依照产品不同,在供货商无法细分类时,需选择合适之芯 片阻值及厚度,利用球型测量仪及四点探针将其分类后,方可扩散出合适 之电性。 二、清洗:(表面清洗) 1、清洗的目的是为了去除硅晶圆表面上的氧化层及杂质,包括重金 属如铁、铜、油污和尘埃等。不同制程之前,大多需经过一道或 几道的清洗,有些公司用酸类,将芯片表面减薄,即以HNO 3 (硝 酸)、CH 3 COOH(冰醋酸)、HF(氢氟酸)、以5:0:1的配比,有些公司则利用哈摩粉(HAEM-SOL)为清洗材料。 2、在此硝酸与硅芯片起反应生成二氧化硅之氧化硅(SIO 2 )再由氢氟酸将二氧化硅之氧化层去除,冰醋酸则可降低酸温之反应速 度。尿素则为缓冲用。 3、因此道工序使用的混合酸亦有将芯片表面之厚度蚀刻减薄之作 用,时间上控制及酸温相当重要,清洗后亦需抽测厚度是否属于 正常范围内。(亦可用氢氧化钾-KOH) 4、清洗后应即刻去做完磷扩,以避免芯片表面再度氧化及污染,未 及时进炉,则应置于氮氧柜内,在8小时内,应做完磷硼扩。 5、清洗所用的水为去离子水(D. I. WATER)12M奥姆-18M奥姆-CM 左右。 三、磷扩散(P) 1、将磷纸(主要成分为P 2O 5 和AL 2 O 3 )和N型基材(RAW. WAFER)之 硅芯片层层堆栈,紧密压重后以12500C之高温,4–12HR不等(依产品)时间,磷即可掺入硅芯片表面成为负型硅(N-TYPE),二极管之N面即在此产生。(磷纸为P35或P70K)2、N型半导体中,其主要带电粒子为带负电的电子。纯粹的硅在室温不易导电,加入磷(P)或硼(B)取代硅的位置就会产生自由电子或自由电洞,加以偏压后就可轻易导电。 3、以RGP为例,有的公司以磷ˊ硼一次扩散,并在扩散中加入氮气及氧化(4:1)或(5:1)并适当的抽风换气,因硅在扩散氧化时会产生一些缺陷,如空洞,这些缺陷会有助于掺质子硅扩散速度,另外由于驱入是利用原子的扩散,因此其方向是多方均等,甚至有可能从芯片基座向外扩散(OUT–DIFFUSION),通氧气可阻止掺质硅向外扩散。

芯片制造工艺流程

芯片制造工艺流程 芯片制作完整过程包括芯片设计、晶片制作、封装制作、成本测试等几个环节,其中晶片制作过程尤为复杂。下面图示让我们共同来了解一下芯片制作的过程,尤其是晶片制作部分。 首先是芯片设计,根据设计的需求,生成“图样”。 1. 芯片的原料晶圆 晶圆的成分是硅,硅是由石英沙所精练出来的,晶圆便是硅元素加以纯化(99.999%),接着是将些纯硅制成硅晶棒,成为制造集成电路的石英半导体的材料,将其切片就是芯片制作具体需要的晶圆。晶圆越薄,成产的成本越低,但对工艺就要求的越高。【图1】 2. 晶圆涂膜 晶圆涂膜能抵抗氧化以及耐温能力,其材料为光阻的一种。【图2】 图1 图2 3. 晶圆光刻显影、蚀刻 该过程使用了对紫外光敏感的化学物质,即遇紫外光则变软。通过控制遮光物的位置可以得到芯片的外形。在硅晶片涂上光致抗蚀剂,使得其遇紫外光就会溶解。这时可以用上第一份遮光物,使得紫外光直射的部分被溶解,这溶解部分接着可用溶剂将其冲走。这样剩下的部分就与遮光物的形状一样了,而这效果正是我们所要的。这样就得到我们所需要的二氧化硅层。【图3】 4. 搀加杂质 将晶圆中植入离子,生成相应的P、N类半导体。具体工艺是是从硅片上暴露的区域开始,放入化学离子混合液中。这一工艺将改变搀杂区的导电方式,使每个晶体管可以通、断、或携带数据。简单的芯片可以只用一层,但复杂的芯片通常有很多层,这时候将这一流程不断的重复,不同层可通过开启窗口联接起来。这一点

类似所层PCB板的制作制作原理。更为复杂的芯片可能需要多个二氧化硅层,这时候通过重复光刻以及上面流程来实现,形成一个立体的结构。【图4】 5. 晶圆测试 经过上面的几道工艺之后,晶圆上就形成了一个个格状的晶粒。通过针测的方式对每个晶粒进行电气特性检测。一般每个芯片的拥有的晶粒数量是庞大的,组织一次针测试模式是非常复杂的过程,这要求了在生产的时候尽量是同等芯片规格构造的型号的大批量的生产。数量越大相对成本就会越低,这也是为什么主流芯片器件造价低的一个因素。【图5】 图3 图4 图5 6. 封装 将制造完成晶圆固定,绑定引脚,按照需求去制作成各种不同的封装形式,这就是同种芯片内核可以有不同的封装形式的原因。比如:DIP、QFP、PLCC、QFN 等等。这里主要是由用户的应用习惯、应用环境、市场形式等外围因素来决定的。 7. 测试、包装 经过上述工艺流程以后,芯片制作就已经全部完成了,这一步骤是将芯片进行测试、剔除不良品,以及包装。

半导体制程

半导体制程概要 PIE 03 DIFF 10 IMP 15 VACUUM 17 WET 19 CVD 21 PVD 24 CMP 27 PHOTO 30 ETCH 41 MFG 49 FAC 69 Accounting 73 FA 75

PIE 1, 300mm wafer代表何意义? 答:12寸芯片直径为300mm即12寸wafer. 2, 为何需要300mm? 答:wafer size变大,单一wafer上的芯片数变多,单位成本降低。200->300面积增加2.25倍,芯片数目约增加2.5倍。 3, 300mm wafer所用的原材料type? 答:P-type。 4, 何谓p-type的wafer? 答:P-type的wafer是指掺杂positive dopant(3价电荷元素)的芯片。 5, 何谓N-type的wafer? 答:N-type的wafer是指掺杂negative dopant(5价电荷元素)的芯片。 6, 目前常用的芯片阻值? 答:P-type的芯片,阻值为8~12Ω。 7, 为何需要长start oxide? 答:不希望有机成分的光阻直接碰触Si表面。 8, 何谓Laser mark? 答:Laser mark是用来刻wafer ID。 9, 何谓wafer ID? 答:wafer ID就如同晶片上的身份证一样,一个ID代表一片晶片的身份。 10, 为何需要zero layer? 答:作为将来曝光机对准的标识,芯片的制程需要许多不同道题,非导体层,层与层相迭对就有了对准的为题,一般来说ASML曝光机需要有zero mark用来对准,而canon曝光机是把对准做在芯片曝光区内的,是不需要另外的zero mark的。 11, 为何需要把元件(device)越做越小呢? 答:1,增加单位面积组件的密度。2,增加组件的电流速度。 12, 芯片制程里为何需要用SiO2? 答:1,SiO2是一种稳定的非导体,用来当介质(dielectric)。 2,SiO2可用于当绝缘层(isolation)。 3,SiO2可由高温的制程产生。

认识ARM 28NM、40NM、55NM不同CPU制程工艺

28NM、40NM、55NM,从制程谈ARM国字派兵团 在硬件领域,“制程”一直以来都是非常敏感的名词,它可能是除去设计以外最重要的因,因此处理器制程技术的每一次更新都会引起大家关注。现在制程竞争也早已延续到ARM处理器阵营。如ARM处理器的制程仅仅三四年的时间,芯片间的工艺从55nm到40nm再到28nm,经历让人“心惊肉跳”的三级跳过程。不过在这个进化过程中,大家往往更多只是认识高通、NVIDIA、三星这样的大佬级人物——这些公司的新一代产品都已经纷纷步入新潮的28nm时代。 其实在这背后有着不少的国内ARM处理器厂商对ARM制程进程起到推波助澜的作用。只不过无论硬件怎样改变,制造技术怎么升级,国产ARM厂商都要考虑到成本因素和制程技术的成熟程度,这也更得我们更容易从制程技术的层面看清国产ARM阵营的流派。因此今天,我们将介绍28nm、40nm、55nm这三种nm级制程工艺,以平板电脑芯片方案为例,让大家从中了解当前国字派ARM阵营发展的基本情况。 一、新潮派:28nm制程 制程工艺就是通常我们所说的CPU的“制作工艺”,如28nm、40nm就是我们常听到的CPU制作工艺。我们这样理解,修自行车和修手表是两种对工作精度要求不同的事情,你可以认为修自行车是粗活,而修手表是精细活。而CPU工艺制程同理,我们可将CPU看成一块电路板,晶体管就如同电路板上“焊”的组件,而处理器厂商就是要将这些“组件”按照他们的设计思路挨个排列。我们都知道CPU的核心面积比指甲还小,要在面积有限的情况下,容纳更多的“组件”,这工作得有多精细呀,所以就有了CPU工艺制程的说法。 目前ARM处理器领域,最新的技术是28nm工艺制程,它能将晶体管“制”得更细,自然而然就能在有限的核心面积上集成更多的晶体管,从而达到性能更强、功能更强的目的。

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