网络工程师考试考点突破、案例分析、实战练习一本通

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第 1 章计算机硬件基础

根据对历年的考试真题进行分析，本章主要考查以下知识点：

（1）流水线：包括流水线的工作原理，计算流水线的指令执行所需的时间，破坏流水线的执行因素等。

（2）存储器：包括储器的存取方式、性能等特征，存储器的种类、组成与地址编码、Cache基本知识、磁盘及SCSI、RAID等知识点。其中，Cache知识、磁盘的相关计算、各种性能指标的计算是常出现的题型。

（3）计算机结构：包括主要包括计算机体系结构与组成结构、CPU特性、指令系统以及并行技术等方面的知识。

1.1 考点突破

从历年的考试情况来看，本章主要考查考生对计算机结构的理解，以及对流水线和存储器的计算掌握情况。

1.1.1 流水线技术

流水线技术是通过并行硬件来提高系统性能的常用方法，它其实是一种任务分解技术，把一件任务分解为若干顺序执行的子任务，不同的子任务由不同的执行机构来负责执行，而这些执行机构可以同时并行工作。其工作原理如图1-2所示。

图1-2 流水线工作原理示意图

1.计算执行时间

假定有某种类型的任务，可分成N个子任务，每个子任务需要时间t,则完成该任务所需的时间为Nt.若以传统的方式，则完成k个任务所需的时间是kNt.而使用流水线技术执行，花费的时间是Nt+（k-1）t.也就是说，除了第一个任务需要完整的时间外，其他都通过并行技术节省下了大量的时间，只需一个子任务的单位时间就够了。

另外要注意的是，如果每个子任务所需的时间不同，则其速度取决于其执行顺序中最慢的那一个（也就是流水线周期值等于最慢的那个指令的周期），要根据实际的情况进行调整。

例如，若指令流水线把一条指令分为取指令、分析和执行三部分，且三部分的时间分别是取指令2ns,分析2ns,执行1ns.那么，最长的是2ns,因此100条指令全部执行完毕所需要的时间就是（2ns+2ns+1ns）+（100-1）2ns=203ns.

另外，还应该掌握几个关键的术语：流水线的吞吐率（任务数/完成时间），加速比（不采用流水线的执行时间/采用流水线的执行时间）。

2.影响流水线的主要因素

如图1-2所示，流水线的关键在于"重叠执行",因此如果这个条件不能够满足，流水线就会被破坏。这种破坏主要来自如下几种情况。

转移指令：因为前面的转移指令还没有完成，流水线无法确定下一条指令的地址，因此也就无法向流水线中添加这条指令。从这里的分析可以看出，无条件跳转指令是不会影响流水线的。

共享资源访问的冲突：也就是后一条指令需要使用的数据，与前一条指令发生的冲突，或者相邻的指令使用了相同的寄存器，这也会使得流水线失败。

响应中断：当有中断请求时，流水线也会停止。对于这种情况有两种响应方式：一种是立即停止--精确断点法，这种方法能够立即响应中断；另一种是流水线中的指令继续执行，不再新增指令到流水线--不精确断点法。

1.1.2 存储器系统

存储器系统是计算机系统中的非常重要的一个部分，网工考试对这个知识点考查的内容较多，因此考生必须掌握好以下基础理论知识。

1.存储器系统特征

（1）存储器的存取方式

系统存储器的基本存取方式如表1-3所示。

表1-3 存储器的存取方式

（2）存储器的性能

存取时间：对于随机存取而言，就是完成一次读/写所花的时间；对非随机存取而言，就是将读写装置移动到目的位置所花的时间。

存储器带宽：每秒钟能访问的位数。通常存储器周期是纳秒级（ns,即10-9秒）的，因此通常情况下的计算公式是：1/存储器周期？每周期可访问的字节数。例如：存储器周期是200ns,而每个周期可访问4字节，则带宽=1s/200ns （4字节？8）=160Mb/s.

数据传输率：每秒钟输入/输出的数据位数。对于随机存取而言，传输率R=1/存储器

周期；对于非随机存取而言，读写N位所需的平均时间=平均存取时间+N位/数据传输率。

2.主存储器基础

（1）主存储器的种类

RAM:随机存储器，可读写，断电后数据无法保存，只能暂存数据。

SRAM:静态随机存储器，在不断电时信息能够一直保持。

DRAM:动态随机存储器，需要定时刷新以维持信息不丢失。

ROM:只读存储器，出厂前用掩膜技术写入，常用于存放BIOS和微程序控制。

PROM:可编程ROM,只能够一次写入，需用特殊电子设备进行写入。

EPROM:可擦除的PROM,用紫外线照射15~20分钟可擦去所有信息，可写入多次。

E2PROM:电可擦除EPROM,可以写入，但速度慢。

闪速存储器：现在U盘使用的种类，可以快速写入。

记忆时，抓住几个关键英文字母。A,即Access,说明读写都行；O,即Only,说明只读；P,即Programmable,说明可通过特殊电子设备写入；E,即Erasable,说明可擦写；E平方说明是两个E,第二个E是指电子。

（2）主存储器的组成

实际的存储器总是由一片或多片存储器配以控制电路构成的。其容量为WB,W是存储单元（word,即字）的数量，B表示每个word由多少bit（位）组成。如果某一芯片规格为wb,则组成WB的存储器需要用（W/w）？（B/b）个芯片。

图1-3 主存储器的组成示意图

（3）主存储器的地址编码

主存储器（内存）采用的是随机存取方式，需对每个数据块进行编码，而在主存储器中，数据块是以word为单位来标识的，即每个字一个地址，通常采用的是16进制表示。例如，按字节编址，地址从A4000H~CBFFFH,则表示有（CBFFF-A4000）+1个字节，即28000H 个字节，也就是163840个字节，等于160KB.

要注意的是，编址的基础可以是字节，也可以是字（字是由1个或多个字节组成的），要算地址位数，首先应计算要编址的字或字节数，然后求2的对数即可得到。

3.Cache

由于在CPU与存储系统之间存在着数据传送带宽的限制，因此在其中设置了Cache（高速缓冲存储器，简称高速缓存，通常速度比内存快），以提高整体效率。但由于其成本更高，因此Cache的容量要比内存小得多。由于Cache为高速缓存，存储了频繁访问内存中的数据，因此它与Cache单元地址转换的工作需要稳定而且高速的硬件来完成。

（1）Cache原理、命中率、失效率

使用Cache改善系统性能的主要依据是程序的局部性原理。通俗地说，就是一段时间内，执行的语句常集中于某个局部。而Cache正是通过将访问集中的内容放在速度更快的

Cache上来提高性能的。引入Cache后，CPU在需要数据时，先找Cache,没找到再到内存中找。

如果Cache的访问命中率为h（通常1-h就是Cache的失效率），而Cache的访问周期时间是t1,主存储器的访问周期时间是t2,则整个系统的平均访存时间就应该是：

从公式可以看出，系统的平均访存时间与命中率有很密切的关系。灵活地应用这个公式，可以计算出所有情况下的平均访存时间。

例如：假设某流水线计算机主存的读/写时间为l00ns,有一个指令和数据合一的Cache,已知该Cache的读/写时间为l0ns,取指令的命中率为98%,取数据的命中率为95%.在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为多少？其实这是应用公式的一道简单数学题：

（2）Cache存储器的映射机制

分配给Cache的地址存放在一个相联存储器（CAM）中。CPU发生访存请求时，会先让CAM判断所要访问的字的地址是否在Cache中，如果命中就直接使用。这个判断的过程就是Cache地址映射，这个速度应该尽可能快。常见的映射方法有直接映射、全相联映射和组相联映射三种，其原理如图1-4所示。

直接映射：是一种多对一的映射关系，但一个主存块只能够拷贝到Cache的一个特定位置上去。Cache的行号i和主存的块号j有函数关系：i=j%m（其中m为Cache总行数）。

例如，某Cache容量为16KB（即可用14位表示），每行的大小为16B（即可用4位

表示），则说明其可分为1024行（可用10位表示）。主存地址的最低4位为Cache的行内地址，中间10位为Cache行号。如果内存地址为1234E8F8H的话，那么最后4位就是1000（对应16进制数的最后一位），而中间10位，则应从E8F（111010001111）中获取，得到1010001111.

全相联映射：将主存中一个块的地址与块的内容一起存于Cache的行中，任一主存块能映射到Cache中任意行（主存块的容量等于Cache行容量）。速度更快，但控制复杂。

图1-4 Cache映射规则图解

组相联映射：是前两种方式的折中方案。它将Cache中的块再分成组，然后通过直接映射方式决定组号，再通过全相联映射的方式决定Cache中的块号。

注意：在Cache映射中，主存和Cache存储器均分成容量相同的块。

例如，容量为64块的Cache采用组相联方式映射，字块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址，那么主存地址应该为多少位？主存区号为多少位？这样的题目，首先根据主存块与Cache块的容量需一致，得出内存块也是128个字，因此共有1284096个字，即219（27212）个字，因此需19位主存地址；而内存需要分为4096/64块，即26,因此主存区号需6位。

（3）Cache淘汰算法

当Cache数据已满，并且出现未命中情况时，就要淘汰一些老的数据，更新一些新的数据。选择淘汰什么数据的方法就是淘汰算法。常见的方法有三种：随机淘汰、先进先出（FIFO）淘汰（即淘汰最早调入Cache的数据）、最近最少使用（LRU）淘汰法。其中平均命中率最高的是LRU算法。

（4）Cache存储器的写操作

在使用Cache时，需要保证其数据与主存一致，因此在写Cache时就需要考虑与主存间的同步问题，通常使用以下三种方法：写直达（写Cache时，同时写主存）、写回（写Cache时不马上写主存，而是等其淘汰时回写）、标记法。

4.磁盘存储器

磁盘是最常见的一种外部存储器，它是由1至多个圆形磁盘组成的，其结构如图1-5所示。

图1-5 磁盘的主要术语示意图

（1）常见技术指标

计算磁道数：（外半径-内半径）？道密度记录面数。

注意：硬盘的第一面与最后一面是保护用的，要减掉。如3个双面的盘片的记录面数是32-2=4.

非格式化容量=位密度 P 最内圈直径总磁道数

注意：每道的位密度是不同的，但每道的容量是相同的。0道是最外面的磁道，其位密度最小。

格式化容量=每道扇区数扇区容量总磁道数

平均数据传输速率=每道扇区数扇区容量盘片转数

存取时间=寻道时间+等待时间。其中，寻道时间是指磁头移动到磁道所需的时间；等待时间为等待读写的扇区转到磁头下方所用的时间。

5.SCSI与RAID

SCSI接口是小型计算机系统接口的简称，它是一种输入输出接口，主要用于光盘机、磁带机、硬盘、扫描仪、打印机等设备。它的特点是速度快，支持多I/O任务并行操作。表1-4是常见的一些SCSI标准数据。

表1-4 SCSI标准数据

RAID是多台磁盘存储器组成的一个快速、大容量、高可靠性的辅助存储子系统。它通过利用多磁盘来提高数据传输率；通过数据冗余与校验实现可靠性；通常采用专用的控制芯片，用SCSI总线与计算机系统相连。目前RAID主要分为6级，如表1-5所示。

表1-5 RAID级别

其中应用最为广泛的包括RAID0、1、3、5四种，其更详细的特点如下所述。

0级RAID:在多个磁盘上条带化。0级RAID没有冗余度，通常用于数据的稳定性并不重要，但对数据传输的速度要求很高的场合。如果0级RAID系统中的任何一个磁盘出现故障了，所有磁盘上的数据都会丢失。

1级RAID:磁盘镜像。就RAID而言，这是最昂贵的组合，因为每个磁盘都有一个额外的磁盘作为它的冗余配置。换句话说，两个硬盘镜像后可使用的只有一个硬盘的容量。由于不在同一个磁盘上进行条带化写入数据，因此其写入相对要慢一些，从另一方面说，它通常具有优良的读出性能。

3级RAID:它是在数据磁盘之间进行条状数据写入，然后将校验信息写到校验盘。这相

对于1级而言是更加经济的，而且如果其中任何一块磁盘损坏，都可以插入一个空磁盘，然后RAID控制器会根据其他盘的数据来还原这个磁盘。

5级RAID:被称为带有奇偶校验的带区集。RAID5的工作方式与RAID1类似，但是RAID5在写入数据的时候还要写入校验信息。这些校验信息是由被保存的数据通过奇偶校验的算法计算出来的。在RAID5中校验信息被写入到不同的硬盘中（如图1-6所示），目的是在源数据部分丢失的情况下可以通过剩余的数据和校验信息恢复丢失的数据。RAID5只能容忍一块磁盘的损坏，如果多于一块的磁盘同时损坏，RAID5将不能恢复数据。RAID5具有良好的读性能，并且其磁盘利用率比RAID1要高，现在被广泛的采用。

图1-6 RAID5的校验信息分别写入不同硬盘

把RAID0和RAID1技术结合起来，即RAID0+1.RAID 0+1是磁盘分段及镜像的结合，结合了RAID 0及RAID 1最佳的优点。它采用就是2组RAID 0的磁盘阵列互为镜像，也就是它们之间又成为了一个RAID 1的阵列。在每次写入数据时，磁盘阵列控制器会将数据同时写入两组"大容量阵列硬盘组"（RAID 0）中。除此之外，现在还有一些改进的标准，诸如RAID 6,RAID 7,RAID 10等。

1.1.3 中断技术

中断技术是计算机系统中的一个非常重要的部分，但网工考试对这方面要求不高，主要掌握一些常见的概念即可。

1.程序控制工作方式

这种工作模式下，输入输出完全由CPU控制，在整个I/O过程中，CPU必须等待其完成，因而限制了CPU的高速能力。不过在这种方式下，程序主动查询外设，完成主机与外设间的数据传送，方法简单，硬件开销小。在这种方式下，需要对I/O设备进行编码，其主要的编码方式包括如下两种。

存储器映射：即I/O设备和主存储器统一编址，使用相同的机器指令来访问内存和外设，这种方式下，CPU根据地址的不同来区分访问的是外设还是存储器。

独立编址：I/O设备和主存储器的地址空间相互独立，CPU使用专门的I/O指令来访问外设。

当需要对外设进行查询时，可以采用以下两种方式。

串行点名：CPU依次对所有的外设进行查询，不过每次只查询一台。

并行查询：把各个外设的状态位集中起来，由CPU通过一个专用的端口来读取，每一次可以同时查询多个外设的状态。

2.程序中断工作方式

在I/O控制中引入中断，是为了解决"程序控制输入输出"方法中CPU低效等待的缺陷。采用该机制，CPU将无须定期查询I/O系统的状态，而可以抽身处理其他事务。当I/O系统完成后，则以中断信号通知CPU,然后CPU保存正在执行程序的现场（包括程序计数器PC,记住当前执行到哪条指令），接着转入I/O中断服务程序完成数据交换。在收到中断请求后，停止正在执行的代码，保存现场的时间称为中断响应时间，这个时间应该尽可能短。

当系统中有多个中断源时，常见的处理方法如下。

多中断信号线法：就是给每个中断源"拉一根电话线","专线专用".

中断软件查询法：CPU收到中断后转到中断服务程序，由该程序来确认中断源。

雏菊链法：硬件查询法，所有的I/O模块共享一条共同的中断请求线。

总线仲裁法：一个I/O设备在发出中断请求前，必须先获得总线控制权。由总线仲裁机制来决定谁有权发出中断信号。

中断向量表法：中断向量表用来保存各个中断源的中断服务程序的入口地址，当外设发出中断后，由中断控制器确定其中继号。

3.DMA工作方式

中断法虽然比程序控制法更加有效，但由于都是由软件来完成工作的，因此难以满足高速传输的要求。而DMA直接存储器存取方式则使用DMA控制器（DMAC）来控制和管理数据传送。DMAC与CPU共享系统总线，并且具有独立访问存储器的能力。

在进行DMA时，CPU放弃对系统总线的控制，改由DMAC控制总线；由DMAC提供存储器地址及必需的读写控制信号，实现外设与存储器的数据交换。实现DMA的基本步骤如下：

向CPU申请DMA传送；

获得CPU允许后，DMA控制器接管系统总线的控制权；

在DMA控制器的控制下，在存储器和外设之间进行数据传送，在传送过程中无须CPU 参与，开始时需要提供传送数据的长度和起始地址；

传送结束后，向CPU返回DMA操作完成信号。

DMAC获取系统总线的控制权可以采用暂停方式（CPU交出控制权到DMA操作结束）、周期窃取方式（CPU空闲时暂时放弃总线时，插入一个DMA周期）、共享方式（CPU 不使用系统总线时，由DMAC来进行DMA传输）。

1.2 典型试题分析

本节对一些典型的试题进行分析和解答，以便考生更好地掌握相关知识点。

试题1

计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其（1） .

（1）A.操作码应存入指令寄存器（IR），地址码应存入程序计数器（PC）

B.操作码应存入程序计数器（PC），地址码应存入指令寄存器（IR）

C.操作码和地址码都应存入指令寄存器（IR）

D.操作码和地址码都应存入程序计数器（PC）

试题1分析

这是一道基础概念题，考查对IR,PC等基本寄存器的作用。PC用于存放CPU下一条要执行的指令地址。在顺序执行程序中，当PC内容送到地址总线后会自动加1,指向下一条将要运行的指令地址。而指令寄存器（IR）用来保存当前正在执行的一条指令，而指令一般包括操作码和地址码两部分。因此都是存放在IR中。

试题1答案

（1）C

试题2

若某整数的16位补码为FFFFH（H表示十六进制），则该数的十进制值为（2） .

试题2分析

正数的最前面一位是符号位，0表示正，1表示负。而FFFF的符号位是负数。而负数

的原码等于负数的补码再次求补。因此去掉符号位，7FFF再次求补码，只要按位取反，再加1即可。因此是000 0000 0000 0000+1得到000 0000 0001,也就是-1.

试题2答案

（2）B

试题3

以下关于CPU的叙述中，错误的是（3） .

（3）A.CPU产生每条指令的操作信号并将操作信号送往相应的部件进行控制

B.程序计数器PC除了存放指令地址，也可以临时存储算术/逻辑运算结果

C.CPU中的控制器决定计算机运行过程的自动化

D.指令译码器是CPU控制器中的部件

试题3分析

本题考查计算机硬件基础知识。

CPU是也就是中央处理单元，是整个计算机的控制中心，由运算器、控制器、寄存器组和一些内部总线组成。控制器由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器组成，完成指挥整个计算机系统的操作。它的基本功能有：在内存中取出一条指令，并指出下一条指令的位置；对指令进行译码产生相应的控制信号，完成规定的动作；控制各个设备之间数据的流动。

程序计数器（PC）是专用寄存器，具有存储和计数两种功能，又称为指令计数器，在程序开始执行前，将程序的起始地址送入PC,在程序加载到内存时依此地址为基础，因此PC的初始内容即是程序第一条指令的地址。执行指令时，CPU将自动修改PC的内容，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序执行的，因此

修改的过程通常只是简单地对PC加1.当遇到转移指令时，后继指令的地与前指令的地址加上一个向前或向后转移的位移量得到，或者根据转移指令给出的直接转移的地址得到。

试题3答案

（3）B

试题4

以下关于CISC（Complex Instruction Set Computer,复杂指令集计算机）和RISC （Reduced Instruction Set Computer,精简指令集计算机）的叙述中，错误的是（4） .

（4）A.在CISC中，其复杂指令都采用硬布线逻辑来执行

B.采用CISC技术的CPU,其芯片设计复杂度更高

C.在RISC中，更适合采用硬布线逻辑执行指令

D.采用RISC技术，指令系统中的指令种类和寻址方式更少

试题4分析

CISC的基本思想是：为了增强原有指令系统的功能，用更为复杂的新指令取代原先由软件子程序完成的功能，实现软件功能的硬件化，所以导致了指令系统非常复杂。CISC计算机一般所含有的指令数目至少300-500条。

RISC的基本思想是：通过精简指令总数和指令功能，以降低硬件设计的复杂度，使指令能单周期执行。

试题4答案

（4）A

试题5

处理机主要由处理器、存储器和总线组成。总线包括（5） .

（5）A.数据总线、地址总线、控制总线 B.并行总线、串行总线、逻辑总线

C.单工总线、双工总线、外部总线

D.逻辑总线、物理总线、内部总线

试题5分析

本题考查计算机硬件基础知识。

计算机系统中的总线通常可分为4类：

①芯片级总线。用于在集成电路芯片内部各部分的连接。

②元件级总线。用于一块电路板内各元器件的连接。

③内总线，又称系统总线。用于构成计算机系中统组成部分的连接。

④外总线，又称通信总线。用计算机与外设或计算机与计算机的连接或通信。

连接处理机的处理器、存储器及其他部件的总线属于上述的系统总线，而总线上所传送的内容通常是数据和地址以及控制信号，因此分别对应为数据总线、地址总线和控制总线。

试题5答案

（5）A

试题6

计算机中常采用原码、反码、补码和移码表示数据，其中，±0 编码相同的是（6） .

（6）A.原码和补码 B.反码和补码 C.补码和移码 D.原码和移码

试题6分析

试题6答案

（6）C

试题7

某指令流水线由5段组成，第1、3、5段所需时间为△t,第2、4段所需时间分别为3△t、2△t,如图1-7所示，那么连续输入n条指令时的吞吐率（单位时间内执行的指令个数）TP 为（7） .

试题8

在CPU中，（8）可用于传送和暂存用户数据，为ALU 执行算术逻辑运算提供工作区。

（8）A.程序计数器 B.累加寄存器

C.程序状态寄存器

D.地址寄存器

试题8分析

1.程序计数器（PC）是CPU内的一个寄存器，存储的是将要执行的下一条指令的地址。

2.累加寄存器AC通常简称为累加器，它是一个通用寄存器。其功能是：当运算器的算术逻辑单元ALU执行算术或逻辑运算时，为ALU提供一个工作区，用于传输和暂存用户数据。累加寄存器暂时存放ALU运算的结果信息。

3. 程序状态寄存器PSW是计算机系统的核心部件--控制器的一部分，PSW用来存放两类信息：一类是体现当前指令执行结果的各种状态信息，如有无进位（CF位），有无溢出（OF位），结果正负（SF位），结果是否为零（ZF位），奇偶标志位（PF位）等；另一类是存放控制信息，如允许中断（IF位），跟踪标志（TF位）等。有些机器中将PSW称为标志寄存器FR（Flag Register）。

4. 地址寄存器用来保存当前CPU所访问的内存单元的地址。

试题8答案

（8）B

试题9

若每一条指令都可以分解为取指、分析和执行三步。己知取指时间=4△t,分析时间=3△t,执行时间=5△t.如果按串行方式执行完100条指令需要（9）△t.如果按照流水方式执行，执行完100条指令需要（10）△t.

（9）A.1190B.1195C.1200 D.1205

（10）A.504B.507 C.508 D.510

试题9分析

按顺序方式执行指令，每条指令从取指到执行共耗时12△t,所以100条指令共耗时：12*100=1200△t.

第一种方法：采用流水线方式时，系统在同一时刻可以进行第k条指令的取指，第k+1条指令的分析，第k+2条指令的执行，所以效率大大提高了。流水线的操作周期取决于基本操作中最慢的那个。这里最慢的是5△t,所以操作周期是5△t.在流水线中，其实每一条指令的执行时间并没有减少，而第一条指令的执行并没有体现流水线的优势，它是在3个操作后才能执行完成，这以后每个操作周期都能完成一条指令的执行。"?采用此法的执行示意图如图1-8所示。