eda复习

一、选择题 1、eda的开发流程 答：①设计输入 ②综合 ③适配 ④仿真 ⑤下载和硬件测试 2、cpld/fpga可编程原理基于什么结构？ 答：cpld基于乘积项；fpga基于查找表。 3、常用的顺序语句和并行语句 答：顺序语句：赋值语句、if语句、case语句、loop语句、next语句、exit语句、wait语句、return语句、空操作语句。 并行语句：并行信号赋值语句、进程语句、块语句、元件例化语句、条件信号赋值语句 4、下载模式以及对应的文件后缀名 答:JTAG：**.sof AS:**.pof 5、EP1C6Q240C8是什么器件？ 答：FPGA器件。 二、名词解释 答、FPGA:现场可编程门阵列 CPLD:复杂可编程逻辑器件 EDA:电子设计自动化 PLD:可编程逻辑器件 VHDL:超高速集成电路硬件描述语言 IP核:知识产权核 HDL:硬件描述语言 ASIC:专用集成电路 三、简答题 1、EDA技术主要包括那几个方面的内容？ 答：①可编程逻辑器件 ②可编程语言 ③编程软件QUARTUS II 2、VHDL一般包括几个组成部分？每个部分作用是什么？ 答：①实体：描述设计系统的外部接口信号； ②结构体：用于描述系统的行为、系统数据的流程或者系统组织结构形式（即系统的内部电路）； ③配置：用于从库中选取所需元件安装到设计单元的实体中； ④程序包：用于存放各设计模块能共享的数据类型、常数、子程序等； ⑤库：用于存放已编译的实体、结构体、包集合和配置。 3、VHDL的数据对象有哪几种？有什么不同？ 答：①常量（CONSTANT）：是一个在仿真和综合过程中固定不变的值，可通过其标识符来引用； ②变量（VARIABLE）：暂存数据的量，只在进程和子程序中用； ③信号（SIGNAL）：代表电路内部各元件之间的连接线，是 实体间动态交换数据的手段； ④文件（FILES）：是传输大量数据的客体，包含一些专门数据类型的数值。 4、列举三种不同时钟上升沿语句 答：①CLK’EVENT AND CLK= ‘1’ ②CLK= ‘1’ AND CLK’LAST_VALUE= ‘0’ ③RISING_EDGE(CLK) ④CLK’EVENT AND (CLK= ‘1’) AND (CLK’LAST_VALUE= ‘0’) 1、模10计数器或模100计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN :IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE BEHAV OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI :=(OTHERS =>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF EN='1' THEN IF CQI<9 THEN CQI:=CQI+1; ELSE CQI:=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI =9 THEN COUT<='1'; ELSE COUT<='0'; END IF; CQ<=CQI; END PROCESS; END; 2、10-4优先编码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY ENCODER1 IS PORT (A,B,C,D,E,F,G,H,I,J:IN STD_LOGIC; OUT0,OUT1,OUT2,OUT3: OUT STD_LOGIC); END ENCODER1; ARCHITECTURE BEHAV OF ENCODER1 IS SIGNAL OUTS:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN OUTS(3 DOWNTO 0)<="1001" WHEN J='1' ELSE "1000" WHEN I='1' ELSE "0111" WHEN H='1' ELSE "0110" WHEN G='1' ELSE "0101" WHEN F='1' ELSE "0100" WHEN E='1' ELSE "0011" WHEN D='1' ELSE "0010" WHEN C='1' ELSE "0001" WHEN B='1' ELSE "0000" WHEN A='1' ELSE "XXXX"; OUT0<=OUTS(0); OUT1<=OUTS(1); OUT2<=OUTS(2); OUT3<=OUTS(3); END BEHAV; 3、3-8译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECODER IS PORT(INP:IN STD_LOGIC_VECTOR(2 DOWNTO 0); OUTP:OUT BIT_VECTOR (7 DOWNTO 0)); END DECODER; ARCHITECTURE ART2 OF DECODER IS BEGIN PROCESS(INP) BEGIN OUTP<=(OTHERS=>'0'); OUTP(CONV_INTEGER(INP))<='1'; END PROCESS; END ART2; 4、4选1数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(INP: IN STD_LOGIC_VECTOR(3 DOWNTO 0); A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END MUX41; ARCHITECTURE BEHAV OF MUX41 IS SIGNAL SEL:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN SEL<=B&A; PROCESS(INP,SEL) BEGIN IF(SEL="00") THEN Y<=INP(0); ELSIF(SEL="01") THEN Y<=INP(1); ELSIF(SEL="10") THEN Y<=INP(2); ELSE Y<=INP(3); END IF; END PROCESS; END BEHAV; 5、7段数码显示 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECL7S IS PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END; ARCHITECTURE ONE OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN "0000"=> LED7S <= "0111111"; WHEN "0001"=> LED7S <= "0000110"; WHEN "0010"=> LED7S <= "1011011"; WHEN "0011"=> LED7S <= "1001111"; WHEN "0100"=> LED7S <= "1100110"; WHEN "0101"=> LED7S <= "1101101"; WHEN "0110"=> LED7S <= "1111101"; WHEN "0111"=> LED7S <= "0001111"; WHEN "1000"=> LED7S <= "1111111"; WHEN "1001"=> LED7S <= "1101111"; WHEN "1010"=> LED7S <= "1110111"; WHEN "1011"=> LED7S <= "1111100"; WHEN "1100"=> LED7S <= "0111001"; WHEN "1101"=> LED7S <= "1011110"; WHEN "1110"=> LED7S <= "1111001"; WHEN "1111"=> LED7S <= "1110001"; WHEN OTHERS => NULL; END CASE; END PROCESS; END; 6、分频器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT: OUT STD_LOGIC); END; ARCHITECTURE ONE OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK ='1' THEN IF CNT8= "11111111" THEN CNT8:=D; FULL <= '1'; ELSE CNT8:= CNT8+1; FULL<='0'; END IF; END IF; END PROCESS; PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL ='1' THEN CNT2 := NOT CNT2; IF CNT2 ='1' THEN FOUT <='1'; ELSE FOUT <='0'; END IF; END IF; END PROCESS; END;