数字逻辑实验报告 多路选择器
数字逻辑实验实验报告
实验报告说明
数字逻辑课程组
实验名称列入实验指导书相应的实验题目。
实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。
实验环境实验用的软硬件环境（配置）。
实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。
实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。
实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。
心得体会、问题讨论对本次实验的体会、思考和建议。
学习数电心得体会
学习数电心得体会 篇一：学习数字电路之心得体会 学习数字电路之心得体会 不知不觉中,本学期数字电路的学习就要结束了,现在回想一下,到底学了哪些东西呢如果不看书的话,真有点记不住学习内容的先后顺序了,看了目录以后,就明白到底学了什么东西了,最开始学的内容还比较简单,而后面的内容就学得糊里糊涂了,似懂非懂,按老师的说法,就是前面的东西只有十几度的水温,而到了后面,温度就骤升了,需要花更多的时间。 其实吧，总的来说，学习的思路还是很清楚的，最开始学的是数制与码制，特别是二进制的一些东西，主要是为后面的学习打基础，因为对于数字电路来说，输入就是0和1，输出也是这样，可以说，明白二进制是后面学习最基础的要求。到第二章，又学了一些逻辑代数方面的基本知识，首先就有很多的逻辑代数的公式，然后就是逻辑函数了，我感觉这里的函数和原来学的其实都差不多，只不过这里是逻辑函数，每一个变量的取值只有0和1罢了，然后就是用不同的方式来表达逻辑函数，学了很多方法，有逻辑图，波形图等等，过后又学了逻辑函数的两种标准形式—最小项之和和最大项之积，还有逻辑函数的化简方法，之后还有一些无关项和任意项的知识。总而言之，前两章的内容还是比较简单的，
都是一些基础的东西，没有多大的难度，学习起来也相对轻松。 第三章老师没有讲，是关于门电路的知识，我认为还是比较重要的，因为数字电路的构成就是一系列的门电路的组合，以此来完成一定的功能。第四章讲的是组合电路，说白了，就是组合门电路来实现 特定的功能，其最大的特点就是此时的输出只与此时的输入有关，并且电路中不含记忆原件。首先，学习组合电路，我们要知道如何去分析，确定输入与输出，写出各输出的逻辑表达式并且化简，然后就可以列出真值表了，那么，这个电路的功能也就一目了然了，而关于组合电路的设计，其实就是组合电路分析方法的逆运算，设计思路很简单，只要按着步骤来，一般没什么问题，在数电实验课上，就有组合逻辑电路的设计，需要我们自己去设计一些具有特定功能的组合电路，还是挺有趣的。过后还学了一些常用的组合逻辑电路，比如编码器，译码器，数据选择器，加法器等等，我感觉这些电路都挺复杂的，分析起来都很麻烦，更别说设计了，我要做的就是明白它的工作原理，知道它的设计思想就行了。最后了解了一下组合逻辑电路中存在的竞争冒险现象。 我觉得第五章和第六章是比较难的，第五章讲的是触发器，就是一种具有记忆功能的电路，我感觉这一章是学得比较乱的，首先，触发器的种类有点多，有SR锁存器，D触发
数据选择器实验报告.docx
谢谢欣赏实验三数据选择器 实验人员：班号：学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中A0和A1为芯片的公共地址输入端，Vcc 和GND分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 1Q=A1A01D0+A1A0?1D1+A1A0?1D2+A1A0?1D3 2Q=A1A02D0+A1A0?2D1+A1A0?2D2+A1A0?2D3 按下图连接电路： Figure 2 (2) 设某一导弹发射控制机构有两名司令员A、B和两名操作员C、D，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A0、A1两个地址输入端和S使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端Dx 中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 谢谢欣赏
数字逻辑个性课实验报告
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
基于Libero的数字逻辑设计仿真和验证实验报告(实验1)
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
数字逻辑实验报告。编码器
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
八选一数据选择器和四位数据比较器verilog实验报告)
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
华中科技大学计算机学院数字逻辑实验报告2(共四次)
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
[整理]15数字逻辑实验指导书1
------------- 数字逻辑与数字系统实验指导书 青岛大学信息工程学院实验中心巨春民 2015年3月
------------- 实验报告要求 本课程实验报告要求用电子版。每位同学用自己的学号+班级+姓名建一个文件夹（如2014xxxxxxx计算机X班张三），再在其中以“实验x”作为子文件夹，子文件夹中包括WORD 文档实验报告（名称为“实验x实验报告”，格式为实验名称、实验目的、实验内容，实验内容中的电路图用Multisim中电路图复制粘贴）和实验中完成的各Multisim文件、VerilogHDL源文件、电路图和波形图（以其实验内容命名）。
实验一电子电路仿真方法与门电路实验 一、实验目的 1．熟悉电路仿真软件Multisim的安装与使用方法。 2．验证常用集成逻辑门电路的逻辑功能。 3．掌握各种门电路的逻辑符号。 4．了解集成电路的外引线排列及其使用方法。 5. 学会用Multisim设计子电路。 二、实验内容 1．用逻辑门电路库中的集成逻辑门电路分别验证二输入与门、或非门、异或门和反相器的逻辑功能，将验证结果填入表1.1中。 注：与门型号7408，或门7432，与非门7400，或非门7402，异或门7486，反相器7404. 2．用 L=ABCDEFGH，写出逻辑表达式，给出逻辑电路图，并验证逻辑功能填入表1.2中。 ()' 三、实验总结 四、心得与体会
实验二门电路基础 一、实验目的 1. 掌握CMOS反相器、与非门、或非门的构成与工作原理。 2. 熟悉CMOS传输门的使用方法。 3. 了解漏极开路的门电路使用方法。 二、实验内容 1. 用一个NMOS和一个PMOS构成一个CMOS反相器，实现Y=A’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-1。 表2-1 CMOS反相器逻辑功能表 2. 用2个NMOS和2个PMOS构成一个CMOS与非门，实现Y=(AB)’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-2。 3. 用2个NMOS和2个PMOS构成一个CMOS或非门，实现Y=(A+B)’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-3。 表2-3 CMOS或非门逻辑功能表 4. 用CMOS传输门和反相器构成异或门，实现Y=A B 。给出电路图，测试其逻辑功能填入表2-4。
：数据选择器设计(实验报告)
实验报告 一、实验目的 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验设备 GW48系列SOPC/EDA实验开发系统实验箱一台计算机一台 三、实验内容 1首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 源程序为: ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
图（1 ) 2选1多路选择器的编译图 、图(2) 功能仿真的波形图 图(3 ) 功能引脚图
图(4) 2选1多路选择器的RTL电路 2. 将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图，并将此文件放在同一目录中。并对上例分别进行编译、综合、仿真,并对其仿真波形做出分析说明。以下是程序： 图(5) 双二选一多路选择器的编译图
图(6) 双路数据选择器功能仿真图 图(7) 双二选一多路选择器的引脚锁定图图 5 双2选1多路选择器 图(8) 双路数据选择器RTL电路图
图(9) 编程下载图 3.、引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5，用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2 和a1 分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5 接1024Hz，clock2 接8Hz 信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 图(10) 实验电路模式5
数字逻辑实验报告
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
华中科技大学数字逻辑实验报告
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字逻辑感想
数字逻辑实验感想 本学期我们开设了数字逻辑实验课，在实验课中，我学到了很多在平时的学习中学习不到的东西。为期六周的的实验就要画上一个圆满的句号了，回顾这六周的学习，感觉十分的充实，通过亲自动手，使我进一步了解了数字逻辑实验的基本过程和基本方法，为我今后的学习奠定了良好的实验基础。 首先，在对所学的理论课而言，实验给了我们一个很好的把理论应用到实践的平台，让我们能够很好的把书本知识转化到实际能力，提高了对于理论知识的理解，认识和掌握。其次，对于个人能力而言，实验很好的解决了我们实践能力不足且得不到很好锻炼机会的矛盾，通过实验，提高了自身的实践能力和思考能力，并且能够通过实验很好解决自己对于理论的学习中存在的一些知识盲点。 回顾六个实验的过程，总的来说收获还是很多的。最直接的收获是提高了实验中的基本操作能力，并对EDA仪器有了了解，并掌握了基本的操作。但感到更重要的收获是培养了自己对实验的兴趣。还有，就是切身的体验到了严谨的实验态度是何等的重要。 不过说实话，在做试验之前，我以为不会难做,就像以前做的实验一样，操作应该不会很难，做完实验之后两下子就将实验报告写完，直到做完几次实验后，我才知道其实并不容易做。它真的不像我想象中的那么简单，天真的以为自己把平时的理论课学好就可以很顺利的完成实验，事实证明我错了。在最后的综合实验中，我更是受益匪浅。
学习的过程中，我深深体会到，学习不单单要将理论知识学扎实了，更重要的是实际动手操作能力，学完了课本知识，我并没有觉得自己有多大的提高，但是在随后的实验过程中我真的感觉学会了很多，学到了很多知识，在实践中更加理解了书本上的理论知识的经典所在以及这门学科的意义和用处！真心希望以后的课程都能将理论与实践充分的结合起来，在实践的过程中串联书本的知识，让理论化为实践的力量！
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
数字逻辑心得体会(多篇范文)
数字逻辑心得体会 数字逻辑与系统课程在工科类学科属于普遍的基础性课程，计算机专业、电子信息类专业及其机电类专业都涉及该课程的学习。此次课程培训是以数字逻辑为基础，系统分析为桥梁，系统综合为目的，全面介绍数字电路的基本理论、分析方法、综合方法和实际应用，并着重从以下几个方面进行了介绍 1．介绍如何整理、设计电子教案； 2．如何讲好本门课程； 3．教学手段与教学方法在本课程的体现； 4．综合设计实验的设计与实施； 5．国家精品课程的申报与建设。 在解决如何讲好本门课程环节，侯教授提出了“厚理博术、知行相成”的理念，使我对该课程的教学有了更深的认识。在我院的实际教学过程中，由于课时少，实验的课时被大量压缩，侯教授关于课程实验的处理方式给了我们一种全新的方案。侯教授课件中很多flash 动画的灵活应用，也较好的解决了那些用语言无法表达清楚的问题的讲解。 研究性教学和双语教学对年轻教师提出了新的要求。作为一名年轻教师，刚走上讲台不久，在课程的讲授过程中，基本都是采用传统的教学方法，即以讲授为主，实验为辅，案例教学基本没有。平铺直叙和填鸭式教学早被学生所厌倦。刘颖教授的研究性教学极好的调动
了学生参与教学的积极性。通过刘颖教授的报告，我深深的感受到数字逻辑与系统课程不仅是一门基础课程，同时也是一门综合性较高的实用课程。研究性教学方式的提出也给我们这些年轻教师提出了新的努力方向。研究性教学虽然给年轻教师提出了更大的要求和较大的压力，但是也是一种努力工作的动力，促进年轻教师的不断成长。同时，娄淑琴教授关于双语教学的报告，也给我们提出了新的要求，自己深深感受到责任的重大，压力也越来越大。但是也激发自己努力的激情与信心。研究性教学和双语教学在一定程度上对年轻教师的科研、应用水平和外语能力等综合素质提出了更高的要求，同时，进一步促进教师阅读国外科技文献、追踪行业发展新动向，保持教师敏锐的学习能力，利于形成新的观点和见解。 通过此次培训，也感受到了师德在教学工作中的重要作用的体会。侯教授及其团队教师的人格魅力在实际教学中起到了很好的促进教学作用。在培训中，很多参加培训的老师被侯教授的敬业精神所感动，所鼓舞，这一点值得我们年轻教师学习并发(请你支持)扬光大。当崇高的师德与高超的教学技术融于一身时，这个才是大师。 在此次培训中，我积极与各院校教师交流，共同探讨该门课程的实际教学中遇到的问题，通过交流大家认为在数字电子技术基础教学工作中遇到的主要困难是：很多学生认为学习数字逻辑课程没用，学习不主动，没有创新意识。并从其它老师处学习到了解决诸如分析键盘译码电路、奇偶检验电路、计算机i/o接口地址译码电路，设计火灾
数据选择器_Mutisim仿真实验报告
电气工程学院电工电子教学基地 数字电子技术实验 实验报告 仿真实验1 用数据选择器设计函数发生器 学号：18291035 姓名：陈涟漪 班级：电气1802 成绩： 指导教师：周晖 完成时间：2020年5 月15 日
数字电子技术实验 仿真实验1 用数据选择器设计函数发生器 1 实验任务 使用数据选择器74LS151和适当门电路设计一函数发生器，能够实现4位二进制码数据范围指示功能。要求该函数发生器能区别以下三种情况： （1）0≤X≤4； （2）5≤X≤9； （3）10≤X≤15。 2 实验电路
3 实验步骤 采用A、B、C、D取0或1依次表示这四位二进制码的从高到低位的取值（例如:A=0，B=1，C=0，D=0表示四位二进制码0100）。则对于第一组来说，共有5个四位二进制码包含在其中，用卡诺图表示如下： 化简即得： 同理，也有5个数包含在第二组中，卡诺图如下： 化简即得： 第三组包含了6个数，卡诺图如下：
化简即得： 对以上三个式子都去两次非并利用摩根定律可得： 这样就完成了该问题的逻辑转化。 根据前面对该实验分析所得到的逻辑表达式可以发现，输入变量为A、B、C、D，但是在后面的逻辑运算中它们的“非”都用到了，也就是第一步我们要得到这四个变量的非。然后再进行后面的与非运算。三个输出变量的状态也可以用三个灯泡来表示，这里采用了三个颜色不同的灯泡用以区分。到这里，逻辑图就可以很容易的用Multisim软件模拟出来。 其中，最上面的X1灯泡亮时，表示输入数字在0≤X≤4范围内，X2亮时表示输入数字在5≤X≤9范围内，X3亮时表示输入数字在10≤X≤15范围内。这里还是用了四个开关，每个开关“开”表示1，“关”表示0，四个开关以ABCD的顺序来表示四位二进制数。四位二进制数同上，也有16中情况，这里不做一一展示，只对每一类给出一种模拟结果。
数字逻辑设计实验报告-实验13教材
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
数电课程设计心得(精选多篇)
数电课程设计心得（精选多篇） 第一篇：数电课程设计心得 1、通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，我们通过这个方案包括设计了一套电路原理和pcb 连接图，和芯片上的选择。这个方案总共使用了74ls248 ，cd4510 各两个，74ls04 ，74ls08 ，74ls20 ，74ls74 ，ne555 定时器各一个。 2、在设计过程中，经常会遇到这样那样的情况，就是心里想老着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。 3、我沉得做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。认识于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。所以这个期末测试之后的课程设计对我们的作用是非常大的。 4、经过两个星期的实习，过程曲折可谓一语难尽。在此期间我们也失落过，也曾一度热情高涨。从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我回味无长。生活就是这样，汗水预示着结果也见证着收获。劳动是人类生存生活永恒不变的话题。 通过实习，我才真正领略到“艰苦奋斗”这一词的真正含义，我才意识到老一辈电子设计为我们的社会付出。我想说，设计确实有些辛苦，但苦中也有乐，在如今单一的理论学习中，很少有机会能有实践的机会，但我们可以，而且设计也是一个团队的任务，一起的工作可以让我们有说有笑，相互帮助，配合默契，多少人间欢乐在这里洒下，大学里一年的相处还赶不上这十来天的合作，我感觉我和同学们之间的距离更加近了；我想说，确实很累，但当我们看到自己所做的成果时，心中也不免产生兴奋；正所谓“三百六十行，行行出状元”。 我们同样可以为社会作出我们应该做的一切，这有什么不好？我们不断的反问自己。也许有人不喜欢这类的工作，也许有人认为设计的工作有些枯燥，但我们认为无论干什么，只要人生活的有意义就可。 社会需要我们，我们也可以为社会而工作。既然如此，那还有什么必要失落呢？于是我们决定沿着自己的路，执着的走下去。同时我认为我们的工作是一个团队的工作，团队需要个人，个人也离不开团队，必须发扬团结协作的精神。某个人的离群都可能导致导致整项工作的失败。实习中只有一个人知道原理是远远不够的，必须让每个人都知道，否则一个人的错误，就有可能导致整个工作失败。团结协作是我们实习成功的一项非常重要的保证。 而这次实习也正好锻炼我们这一点，这也是非常宝贵的。对我们而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次实习必将成为我人生
实验三选数据选择器实验报告
实验三选数据选择器实 验报告 集团公司文件内部编码：（TTT-UUTT-MMYB-URTTY-ITTLTY-
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8”的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在 随后弹出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在 What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对 话框中选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save