数字逻辑课程设计报告

数字逻辑课程设计报告

专业：计算机科学与技术

班级：计算机2008—1班

学号：20081210125

学生姓名：xxxxxxxx

指导教师：xxxxxxxx

吉林建筑工程学院城建学院

计算机科学与技术系

2009年12 月25 日

2. 75进制计数器设计

设计内容：用VHDL编程设计一种75位计数器，该计数器能进行加法计数。当做加法计数的时候，计数到74的时候，再来一个计数脉冲，计数器回到0；

一、VHDL程序代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity count is

port ( clk : in std_logic;

output : out integer range 0 to 75);

end ;

architecture data of count is

begin

process( clk)

variable count_3 : integer range 0 to 75;

begin

if(clk'event and clk='1') then

if count_3>=74 then count_3:=0;

else count_3:=count_3+1;

end if;

end if;

output<=count_3;

end process;

end;

一、编译

** DEVICE SUMMARY **

Chip/ Input Output Bidir Memory Memory LCs POF Device Pins Pins Pins Bits % Utilized LCs % Utilized

count EP1K30TC144-3 1 7 0 0 0 % 11 0 %

User Pins: 1 7 0

?

Project Information c:\max2work\work\count.rpt

** PROJECT TIMING MESSAGES **

Warning: Timing characteristics of device EP1K30TC144-3 are preliminary

?

Project Information c:\max2work\work\count.rpt

** FILE HIERARCHY **

二、仿真图一：

图二：

三、结果分析

当做加法计数器的时候，计数到74的时候再给一个脉冲，计数器回到0。仿真结果正确，编译正确。

数字逻辑课程设计总结（手写）