allegro布线的注意事项
Allegro Partition并行设计使用指南_York_教程
1Allegro Partition 并行设计指南作者：Y ork 日期：2007-07-04Allegro 产品包中Allegro Partitioning Option PA3410是一种用于PCB 团队合作设计的功能模块，它可将一块复杂PCB 板分成多个简单的PCB 板，通过团队合作设计，合并设计的方法，可以大大提升设计效率，缩短设计周期。
如下图所示：ALLEGRO PARTITIOM 事件，主要是项目紧急、单板复杂、绿色通道类等单板。
MASTER 需要对单板进行划分、规则定义、预布局以及团队沟通合作。
PATITION 主要对子设计布局布线，子设计任务完成后MASTER 需要对子设计合并、优化等。
当设计不能满要求时，有可能需要再进行并行设计，直到设计符合设计要求。
p h_lc om一、创建设计区域Create Partitions1．运行Place/Design Partition/Create Partition 命令，在Options 窗口显示内容如下图所示： Partition Data:Name: Partition 项目名,不可修改。
Location:当前目录下的PCB 文件 Designer:设计者Administrator Status:角色Progress:项目状态 Notes:备注View Next:浏览下一个设计区域 Apply:划分设计区域完成 Reset:重新设计分区Partition Commands:Preview:查看当前设计区域的器件 Refresh:刷新Workflow Manager:并行设计管理2．在PCB 板内合理划分PCB 设计区域。
在Create Partition 命令运行后，当前命令是直线的方式划分，如需要将设计区域划分成其它复杂区域，需要右击鼠标选择多边形命令，如下图所示：直线划分 复杂划分p h_la yo ut @126.c om3直线划分：在默认命令时，点击鼠标左键画直线的方式划分设计区域。
Allegro高级教程-17个步骤让你掌握
1. Through,贯穿的; 2. Blind/Buried,盲孔/埋孔; 3ቤተ መጻሕፍቲ ባይዱ Single,单面的.
按电镀分:
1. Plated,电镀的; 2. Non-Plated,非电镀的.
a.在 Parameters 选项卡中, Size 值为钻孔大小;Drill symbol 中 Figure 为钻孔 标记形状,Charater 为钻孔标记符号,Width 为钻孔标记得宽度大小,Height 为钻 孔标记得高度大小; yers 选项卡中,Begin Layer 为起始层,Default Internal 为默认内层,End Layer 为结束层,SolderMask_Top 为顶层阻焊, ,SolderMask_Bottom 为底层阻焊 PasteMask_Top 为顶层助焊, PasteMask_Bottom 为底层助焊;Regular Pad 为正 常焊盘大小值,Thermal Relief 为热焊盘大小值,Anti Pad 为隔离大小值.
在输出的部分，底片输出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以 及直接输出 ODB++ 等多样化格式数据当然还支持生产所需的 Pick & Place 、 NC Drill 和 Bare-Board Test 等等原始数据输出。Allegro 所提供的强大输 入输出功能更是方便与其它相关软件的沟通，例如 ADIVA 、 UGS(Fabmaster) 、 VALOR 、 Agilent ADS… 或是机构的 DXF 、 IDF……… 。为了推广整个先进 EDA 市场 ,Allegro 提供了 Cadence? OrCAD? Layout 、 PADS 、 P-CAD 等接 口，让想转换 PCB Layout 软件的使用者，对于旧有的图档能顺利转换至 Allegro 中。 Allegro 有着 操作方便，接口友好，功能强大，整合性好 等诸 多优点，是一家公司投资 EDA 软件的理想选择。
CadenceAllegro16.5详细教程ppt课件
Load logic data
Manufacturin g outputs check plots aperture files Gerber data NC drill data silkscreens Assembly drawings fabrications drawings reports Autorename backannotatio n
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主要产品介绍
为了适应不同用户的需要，Cadence软件包中提供了Allegro PCB
Designer、OrCAD PCB Designer Standard和OrCAD PCB Designer Professional 3种PCB设计软件版本。 （1）Allegro PCB Designer：是应用最广泛的一种版本。产品由Base模 块和Option附加模块组成，通过一个完全集成式的设计流程进行PCB Layout设计。 （2）OrCAD PCB Designer：分为Professional和Standard版本，与 Allegro PCB Designer相比，不具有电气约束驱动规则（ Professional 版本只有差分约束规则）、DFX检查、不允许修改电气拓扑结构、没 有扩展的Option功能、自动布线器最多支持到6层。
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Lesson1 Allegro 环境介绍
学习要点： PCB Layout流程介绍 PCB设计主要产品介绍 工作界面介绍 视窗缩放控制介绍 鼠标Stroke功能介绍 主要文件类型
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PCB Layout流程
HDL/schemat ic design capture Define board mechanical stackup Set/check CBD rules and constraints
allegro
Allegro16.2 学习总结一．导网表：1.确保原理图的PCB footprint里的内容跟封装库里的完全一致，方便调用2.原理图中除了Type是Power以外，Passive的net是不可以有重复的，如下图所示，不然导网表的时候会报错图1. 1图1.2 3.原理图中的器件必须要有Name及Number，不然导网表同样会fail ，话不多说，上图。
图1.34.导网表。
如下图点确定，没有报错，则生成网表成功二.建立焊盘：Allegro的封装必须先建立相对应的PAD.2.1插播一下PAD的基本知识：一个物理焊盘包含三个pad，即：Regular Pad：正规焊盘，在正片中看到的焊盘，也是通孔焊盘的基本焊盘。
Thermal Relief：热风焊盘，也叫花焊盘，在负片中有效。
用于在负片中焊盘与敷铜的接连方式。
Anti Pad：隔离焊盘，也是在负片中有效，用于在负片中焊盘与敷铜的隔离。
SOLDEMASK：阻焊层，使铜皮裸露出来，需要焊接的地方。
PASTEMASK：钢网开窗大小。
表贴元件封装的焊盘名层面尺寸的选取：1．BEGINLAYERRegular Pad：根据器件的数据手册提供的焊盘大小或者自测得的器件引脚尺寸来定。
Thermal Relief：通常比Regular Pad 大20mil，如果Regular Pad 的尺寸小于40mil，根据需要适当减小。
Anti Pad：通常比Regular Pad 大20mil，如果Regular Pad 的尺寸小于40mil，根据需要适当减小2． SOLDEMASK：通常比Regular Pad 大4mil(0.1mm)。
3． PASTEMASK：与SOLDEMASK 一样。
直插元件封装焊盘各层面尺寸的选取：1． BEGINLAYERRegular Pad：根据器件的数据手册提供的焊盘大小或者自测得的器件引脚尺寸来定。
Thermal Relief：通常比Regular Pad 大20mil。
allegro遇到的问题汇总
allegro遇到的问题汇总allegro 遇到的问题汇总避免忘记1、更新封装封装修改后，在allegro下palce--update symbols。
在package symbol下选择要更新的封装。
注意勾选update symbol padstacksIgnore FIXED property。
2、如何批量放置VIA？⽐⽅在TOP层铺了⼀⽚铜到地，然后想规则的放置⼀批VIA将表⾯铺铜区连接到地层，能不能⾃动完成啊？⼿动放很⿇烦也不均与，影响美观CopyFind勾選ViaOption填寫數量，間距。
别⼈整理的还不错原⽂地址/doc/c97b3ffe58fafab069dc02f0.html /BLOG_ARTICLE_3006536.HTM1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer即可。
ALLEGRO 问题累积
Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。
Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线A: ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC一、群组布线;群组布线包括总线布线和一次布多外Trance.1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。
群组布线只能在一个层中，不允许打过孔。
也可以在群组布线过程中，右键，“CHANGE Control Trace”Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮）5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围Class: manufacture — Subclass: photoplot outline6. 光绘设置详解/bbs/viewthread.php?tid=28&page=1ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用.2.dimension datum ：对于较复杂的板子可以采用。
先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。
Manufacture------dimension/draft -----dimension linear / dimension datum2.表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
产生这种原因的解决办法：一。
一个一个修改Boundary二。
直接操作：在Add Shape 后，shape ---parameters 里，Create pin Voids 选中IN line3.倒角Manufacture------dimension/draft――Fillet 圆角Manufacture------dimension/draft――Chamfer 斜角以上操作只对LINE 画的外框有效，而对Shape 无效。
allegro操作流程
allegro操作流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!1. 启动 Allegro 软件打开 Allegro 软件。
Allegro中网络表的导入以及回编到Capture中的一些注意事项
Allegro中网络表的导入以及回编到Capture中的一些注意事项前言：网络表（Netlist）是沟通电路原理图和Layout实际板子的桥梁。
网络表包含的内容有零件Pin的连接线关系以及零件的包装等基本信息，Cadence提供的Capture到Allegro新的网络表的转发除了可以把一基本信息带到PCB Layout中，还可以把一些layout时用到的设定、约束通过网络表带到Allegro中，使工程师在设计电路时就可以大致了解PCB板子上的布线情况，从而也节省了Layout工程师的时间，提高了工作效率！例如：电子工程师可以在原理图中把一些Power线设定好最小线宽，这样用新转法时就可以直接把设定带入Allegro，可以防止Layout工程师疏忽忘了设定走线没有达到要求。
相反把PCB上的信息反馈到原理图中，这过程一般称为回编（Backannotation），以保证实物PCB与原理图同步。
例如：Layout工程师会对PCB上的零件作swap，rename等动作，为了保持PCB与原理图的统一必须把PCB中更改的内容回编到原理图中。
用Capture设计的原理图转入Allegro中有两种方式：第一种，第三方软件导入netlist的方式第二种，针对Cadence产品的直接导入方式，也称为新转法下面内容将会对这两种方式的特定和操作做相应介绍。
第一种，第三方软件导入netlist的方式优点：在Capture中定义可以相对简单，缺点：导入网络表和回编原理图都相对复杂，导入时需要Device file，回编时需要提供.swp file主要特点：这种方式是Capture 9.2以前的版本产生网络表导入Allegro的唯一方法，就是通过Capture Create Netlist的Other方式，格式选Allegro.dll就可以了，现在很多公司还常使用这种方式。
注意，在9.2以后的Capture中已经取消了这种转法，不过用户可以在9.2以前的版本中将allegro.dll复制到9.2以后的版本，放置路径预设C：\Cadence\PSD14.1\Capture\Netforms ，就可以使用这种转法了。
Allegro原理图和PCB设计流程学习指南
Allegro原理图和PCB设计流程学习指南一、非电气引脚零件的制作1、建圆形钻孔：1）、parameter：没有电器属性（non-plated）2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
二、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔三、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND 层覆铜7、相同的方法完成POWER层覆铜四、Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
五、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
allegro pcb. 封装走线时与route keep in 规则不符
allegro pcb. 封装走线时与route keep in 规则不符问题，并提供解决方法和建议。
在进行PCB设计时，使用Allegro PCB软件进行封装走线很常见。
然而，有时我们会遇到封装走线时与route keep in规则不符的情况。
这种行为可能导致电路板的功能出现问题，因此十分重要。
本文将详细讨论这个问题，并提供解决方法和建议，以帮助设计师正确处理这类问题。
首先，我们需要明确route keep in规则是什么。
这个规则通过限制信号线与其他元件之间的距离来确保信号的稳定性和完整性。
通常，我们希望信号线在PCB上的路径尽可能短，以减小信号传输的延迟和电磁干扰。
因此，route keep in规则要求信号线在封装走线过程中保持一定的最小距离。
然而，在使用Allegro PCB软件进行封装走线时，有时会遇到与route keep in规则不符的情况。
这可能是由于以下几个原因导致的：1. 封装库中的元件封装信息错误或不准确；2. 封装走线时没有正确设置相关参数；3. PCB设计人员对route keep in规则理解不全或应用不正确。
为了解决这个问题，我们可以采取以下步骤：第一步，检查封装库中的元件封装信息。
封装库中的元件封装信息是进行封装走线的基础。
如果元件封装信息有错漏，就会导致走线时与route keep in规则不符。
因此，我们需要仔细检查封装库中的元件封装信息，确保其准确无误。
如果发现错误或不准确的信息，需要进行相应的修正或更新。
第二步，检查封装走线相关参数的设置。
Allegro PCB软件提供了丰富的设置选项，用于控制封装走线过程中的行为。
我们需要确保这些参数设置正确，并与route keep in规则一致。
例如，可以检查信号线与其他元件之间的最小距离、过孔与元件的最小距离等参数的设置。
确保这些参数与所需的route keep in规则保持一致。
第三步，提高对route keep in规则的理解。
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A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
G. 如有特殊布局要求，应双方沟通后确定。
5. 同类型插装元器件在X或Y方向上应朝一个方向放置。
同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。
6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。
当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。
9. BGA与相邻元件的距离>5mm。
其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
11. IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
12. 元件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。
13. 用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。
串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配。
14. 布局完成后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。
C. 设置布线约束条件1. 报告设计参数布局基本确定后，应用PCB设计工具的统计功能，报告网络数量，网络密度，平均管脚密度等基本参数，以便确定所需要的信号布线层数。
信号层数的确定可参考以下经验数据Pin密度信号层数板层数1.0以上2 20.6-1.0 2 40.4-0.6 4 60.3-0.4 6 80.2-0.3 8 12<0.2 10 >14注：PIN密度的定义为：板面积（平方英寸）/（板上管脚总数/14）布线层数的具体确定还要考虑单板的可靠性要求，信号的工作速度，制造成本和交货期等因素。
1. 布线层设置在高速数字电路设计中，电源与地层应尽量靠在一起，中间不安排布线。
所有布线层都尽量靠近一平面层，优选地平面为走线隔离层。
为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。
可以根据需要设计1--2个阻抗控制层，如果需要更多的阻抗控制层需要与PCB产家协商。
阻抗控制层要按要求标注清楚。
将单板上有阻抗控制要求的网络布线分布在阻抗控制层上。
2. 线宽和线间距的设置线宽和线间距的设置要考虑的因素A. 单板的密度。
板的密度越高，倾向于使用更细的线宽和更窄的间隙。
B. 信号的电流强度。
当信号的平均电流较大时，应考虑布线宽度所能承载的的电流，线宽可参考以下数据：PCB设计时铜箔厚度,走线宽度和电流的关系不同厚度，不同宽度的铜箔的载流量见下表:铜皮厚度35um 铜皮厚度50um 铜皮厚度70um铜皮Δt=10℃铜皮Δt=10℃铜皮Δt=10℃宽度mm 电流宽度mm 电流宽度mm 电流0.15 0.20 0.15 0.50 0.15 0.700.20 0.55 0.20 0.70 0.20 0.900.30 0.80 0.30 1.10 0.30 1.300.40 1.10 0.40 1.35 0.40 1.700.50 1.35 0.50 1.70 0.50 2.000.60 1.60 0.60 1.90 0.60 2.300.80 2.00 0.80 2.40 0.80 2.801.002.30 1.00 2.60 1.003.201.202.70 1.203.00 1.20 3.601.50 3.20 1.50 3.50 1.50 4.202.00 4.00 2.00 4.30 2.00 5.102.50 4.50 2.50 5.10 2.50 6.00注：i. 用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑。
ii. 在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位，1 OZ铜厚的定义为1 平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um；2OZ铜厚为70um。
C. 电路工作电压：线间距的设置应考虑其介电强度。
D. 可靠性要求。
可靠性要求高时，倾向于使用较宽的布线和较大的间距。
E. PCB加工技术限制国内国际先进水平(仅供参考)推荐使用最小线宽/间距6mil/6mil 4mil/4mil极限最小线宽/间距3mil/3mil 2mil/2mil1. 孔的设置过线孔制成板的最小孔径定义取决于板厚度，板厚孔径比应小于5--8。
孔径优选系列如下(仅供参考)：孔径： 24mil 20mil 16mil 12mil 8mil焊盘直径：40mil 35mil 28mil 25mil 20mil内层热焊盘尺寸：50mil 45mil 40mil 35mil 30mil板厚度与最小孔径的关系(仅供参考)：板厚： 3.0mm 2.5mm 2.0mm 1.6mm 1.0mm最小孔径：24mil 20mil 16mil 12mil 8mil盲孔和埋孔盲孔是连接表层和内层而不贯通整板的导通孔，埋孔是连接内层之间而在成品板表层不可见的导通孔，这两类过孔尺寸设置可参考过线孔。
应用盲孔和埋孔设计时应对PCB加工流程有充分的认识，避免给PCB加工带来不必要的问题，必要时要与PCB供应商协商。
测试孔测试孔是指用于ICT测试目的的过孔，可以兼做导通孔，原则上孔径不限，焊盘直径应不小于25mil，测试孔之间中心距不小于50mil。
不推荐用元件焊接孔作为测试孔。
2. 特殊布线区间的设定特殊布线区间是指单板上某些特殊区域需要用到不同于一般设置的布线参数，如某些高密度器件需要用到较细的线宽、较小的间距和较小的过孔等，或某些网络的布线参数的调整等，需要在布线前加以确认和设置。
3. 定义和分割平面层A. 平面层一般用于电路的电源和地层（参考层），由于电路中可能用到不同的电源和地层，需要对电源层和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选10--25mil 。
B. 平面分隔要考虑高速信号回流路径的完整性。
C. 当由于高速信号的回流路径遭到破坏时，应当在其他布线层给予补尝。
例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。
B. 布线前仿真（布局评估，待扩充）C. 布线1. 布线优先次序关键信号线优先：电源、模拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线密度优先原则：从单板上连接关系最复杂的器件着手布线。
从单板上连线最密集的区域开始布线。
2. 自动布线在布线质量满足设计要求的情况下，可使用自动布线器以提高工作效率，在自动布线前应完成以下准备工作：自动布线控制文件(do file)为了更好地控制布线质量，一般在运行前要详细定义布线规则，这些规则可以在软件的图形界面内进行定义，但软件提供了更好的控制方法，即针对设计情况，写出自动布线控制文件（do file),软件在该文件控制下运行。
3. 尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。
必要时应采取手工优先布线、屏蔽和加大安全间距等方法。
保证信号质量。
4. 电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
5. 有阻抗控制要求的网络应布置在阻抗控制层上。
6. 进行PCB设计时应该遵循的规则1）地线回路规则：环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。
针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
2）串扰控制串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。
克服串扰的主要措施是：加大平行布线的间距，遵循3W规则。
在平行线间插入接地的隔离线。
减小布线层与地平面的距离。
3）屏蔽保护对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。