静态扫描显示电路设计

静态扫描显示电路设计

专业：自动化

班级学号：5080628

姓名：杜娟

2010年12 月10 日

一、设计实验目的：

在MAX+plusII软件平台上，熟练运用VHDL语言，完成静态扫描显示电路的VHDL语言编程、编译、综合、仿真，使用EDA实验箱，实现静态扫描显示电路的硬件功能。

二、设计实验说明及要求：

1、静态扫描显示电路组成：计数器、显示译码器、扫描电路组成。在静态扫描显示电路中最关键的是如何在每一个数码管静态显示固定的数字，除此之外，静态扫描显示电路需清零控制端\启动控制端使静态扫描显示电路清零及启动。

2、静态扫描显示电路要在七个数码管实现静态显示每位同学的班级学号显示。

3、能够完成清零、启动（可以使用键盘或拨码开关置数）功能。

三、数字时钟组成及功能：

1、计数器：用来产生实现数码管分配；

2、扫描显示译码器：完成对7字段数码管显示的控制；

四、系统硬件要求：

1、时钟信号为10MHz；

2、FPGA芯片型号EPM7128SLC84-15、EP1K30TC144-3或EP1K100QC208-3（根据实验箱上FPGA芯片具体选择）；

3、8个7段扫描共阴级数码显示管；

4、按键开关（清零、启动）；

五、设计内容及步骤：

1、设计思路：

静态扫描显示电路的主要组成为：计数器、显示译码器、扫描电路组成。

我的学号为5080628，需要七个数码管，所以用七进制计数器即可，计数器从0到6循环计数。

然后扫描电路根据每个时刻的计数器计数值，输出相应的数码管选择控制，即sel2,sel1,sel0。从试验箱的一排数码管从最右端向第七个数码管循环扫描。

当扫描到一个数码管，根据此时需要输出的数值，利用显示译码器翻译为相应的数码管显示编码即可，比如要sel=“000”时，要输出的数值是“110”，将“110”，翻译为“1111101”给sel选中的数码管显示出来即可。

除此之外，静态扫描显示电路需清零控制端、启动控制端使静态扫描显示电路清零及启动。

启动/关闭用CS表示，当CS为无效时，和时钟信号相与，则没有时钟输入，输出端，使sel=“111”，由于时钟停止，则只是选择最左端的数码管，输出的译码为“00000000”即什么都没有显示。

清零用clear表示，当其无效时，正常显示，当其有效时，不管译码为多少，强制输出为“01111111”即“0”，由于时钟还在扫描，现象即为七个数码管都为零。

此为本程序设计的整体思路。

2、端口说明：

scan 时钟输入，上升沿有效

CS 片选使能端，高电平有效

clear 清零输入，高电平有效

m0……m6 数码管7段显示数据端口

sel0……sel2 数码管选择显示控制端口

3、源程序和注释：

library ieee;

use ieee.std_logic_1164.all

use ieee.std_logic_unsigned.all

entity scan8 is --定义实体

port(scan,cs,clear:in std_logic; --分别为时钟扫描入口，启动/关

闭端口，清零端口

sel:out std_logic_vector(2 downto 0); --八个数码管选择显示

控制端口

m:out std_logic_vector(6 downto 0)); --数码管7段显示数据

端口

end scan8;

architecture behave of scan8 is --结构体开始

signal sl:std_logic_vector(2 downto 0); --七进制计数器的数值

signal bcd_out:std_logic_vector(3 downto 0); --八个数码管数据输

入端口

signal q:std_logic_vector(6 downto 0); --数码管显示数据的编码signal clk_scan:std_logic; --接受扫描端口的信号

constant no1_bcd:std_logic_vector:="1000";

constant no2_bcd:std_logic_vector:="0010";

constant no3_bcd:std_logic_vector:="0110";

constant no4_bcd:std_logic_vector:="0000";

constant no5_bcd:std_logic_vector:="1000";

constant no6_bcd:std_logic_vector:="0000";

constant no7_bcd:std_logic_vector:="0101";

--七个数，分别为8260805，显示的时候会正常

显示为5080628

begin

clk_scan<=scan and cs; --当片选端口为高电平时，开始扫描

process(clk_scan)

begin --七进制计数器

if clk_scan'event and clk_scan='1'then --扫描时钟上升沿有效

if sl="110"then sl<="000"; --记到六后，再来上升沿后，将

会复位为0

else sl<=sl+1; --不到六，输入上升沿，则加1

end if;

end if;

end process; --计数器进程结束

process(sl) --扫描电路，有数据选择的功能，当时钟从0到6计数时 --对应七个数码管轮流显示，其值对应相应输出的学号begin

case sl is

when"000"=>bcd_out<=no1_bcd; --最右端的学号数字8

when"001"=>bcd_out<=no2_bcd; --2

when"010"=>bcd_out<=no3_bcd; --6

when"011"=>bcd_out<=no4_bcd; --0

when"100"=>bcd_out<=no5_bcd; --8

when"101"=>bcd_out<=no6_bcd; --0

when"110"=>bcd_out<=no7_bcd; --最左端的学号数字为5

when others=>bcd_out<="1000";

end case;

end process; --数据选择进程结束

process(bcd_out) --7段译码，将十进制的数字翻译为可以用数码管显

示的编码

begin

case bcd_out is

when"0000"=>q<="0111111"; --0的译码

when"0001"=>q<="0000110"; --1的译码

when"0010"=>q<="1011011"; --2的译码

when"0011"=>q<="1001111"; --3的译码

when"0100"=>q<="1100110"; --4的译码

when"0101"=>q<="1101101"; --5的译码

when"0110"=>q<="1111101"; --6的译码

when"0111"=>q<="0000111"; --7的译码

when"1000"=>q<="1111111"; --8的译码

when others=>q<="0000000";

end case;

end process; --进程结束

sel<=sl when cs='1' --当片选有效时，输出数码管的选择控制 else "111"; --当片选无效时，让其选择最左面的一个数

码管

--由前面的扫描电路和译码知，此时没有输

出

m<=q when(cs='1' and clear='0')else --当片选有效，清零无效

时，正常输出 "0111111"when(cs='1' and clear='1') else --当片选有效，清零有效

时

--七个数码管输出为0 "0000000";

end behave; --结构体结束

4、仿真输出：

5、硬件连线：

（1）FPGA芯片引脚分配（以EP1K30TC144-3为例），

scan——125引脚， CS——67引脚， clear——69引脚

sel0，sel1，sel2——83,82,81引脚，

m0,……m6——101……95引脚

（2）外部硬件与FPGA的接线（以EP1K30TC144-3为例），

机箱时钟脉冲clk0——125引脚，

拨码开关D0——67引脚，拨码开关D1——69引脚，

数码管显示接口sel2,sel1,sel0——81,82,83引脚，

数码管数据接口a,b,c,d,e,f,g——101,100……95引脚

6、硬件实现：

（1）在MAX+plusⅡ中编译通过，然后分配好引脚，仿真成功后。开始下载硬件调试。一开始不太懂得下载，下了好几次都没有成功，后来在老师和同学的帮助下把程序下载到硬件，但是第一次的显示现象不好。八个数码管显示的是明暗相间的乱码，经过仔细分析和检查，发现接数码管数据接口a,b,c,d,e,f,g 全部接反了，然后马上改过来，隐约看出了学号，但是有些数码管的一些小段有些暗，老师说是扫描太快，图示我试了别的时钟脉冲，发现第二个时钟的效果最好，可以显示出很好的学号了。但是最高位应该是灭的，可是却显示是“8”，后来才发现是自己编码的时候弄错了，应该是“0000000”即可使之灭掉。此时显示状态稳定，我回到源程序加上了启动/关闭CS的端口，调试发现好用，但是缺少清零的功能。

（2）自己回到宿舍加上了clear端口，仿真效果理想。周日实验时，自己又下载到硬件，结果理想，但是最高位在清零的时候会显示为零。周一实验时，自己又改进了程序，将八进制计数器编程了七进制计数器，把第八个数码管扔掉，即可在清零的时候不显示“0”，硬件验证效果理想，打到了设计要求，此时，得到的就是最后的程序了。

六、心得体会

通过这次课程设计，我对EDA技术有了更进一步的熟悉，VHDL语言和C语言等还是有很大的区别。VHDL是EDA技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化，结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力与其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多时间和精力。一个简单的原理要把应用及与其他功能综合起来就很困难。以前学习的时候，没有把各部分内容联系起来，都是一些零散的，独立的。通过设计也巩固了书本上的知识。通过在图书馆借阅相关书籍和上网查询相关资料。丰富了对EDA的了解。同时还学到了一些书本上没有的知识。以前做EDA实验的时候，从来没用过EDA-V型实验箱，所以也不知道器件的编程下载怎么进行等等。这次课程设计进一步加深我对EDA

的了解。

本次课程设计也体现的自己很多不足之处。首先，对软件的使用还不是特别熟练；其次，对VHDL语言的掌握程度还有所欠缺。不过在老师和同学的指导下，完成了本次实验。总的来说，这是设计的收获还是不小的。