四位二进制加减法器课程设计

组合逻辑电路的课程设计

之4位二进制全加\全减器（改进版——加法器与减法器的复合器）

自动化工程学院

摘要：加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算算术逻辑部件，执行逻辑操作、移位与指指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。

简介：对于简单的四位二进制全加器，本文只做简要介绍，因为对于单一的加法器，显然是不够实用的，本文将着重就一种加法器与减法器的组合，即设计电路一个电路实现2个4位符号数（原码表示）的加减运算。另有一个控制信号select 选择加法运算或减法运算。若有溢出则产生溢出指示信号。这种加法器与减法器的复合器将在实际操作中表现的更加的适用。

关键字：

四位二进制全加器，四位二进制全减器，原理图Verilog HDL仿真

电路的设计：

常见的四位二进制全加器，通过两片74 283可以实现全加器的功能，即如下图所示：

单一加法器的真值表如图所示：

A3 A2 A1 A0 B3 B2 B1 B0 CIN S3 S2 S1 S0 COUT

而详细的电路图为：

加法器与减法器的复合器：

接下来，我将对于这种加法器与减法器的复合器做详细介绍。

对于这种复合器，通过两个片子来实现。

而详细的电路如图所示：

通过select作为选择端口，控制select的电平即可对加减复合器的加减功能进行选择，本电路中当当select接高电平是，选择的是加法器，当select接低电平时选择的是减法器，通过改变select的电平，可以轻松实现加法器和减法器的转换。

在用select选择了加法或是减法功能后，在输入端A3A2A1A0与B3B2B1B0分别为两个运算数的二进制代码，以高低电平来代表1或0，实现了目标数的输入。

在输出端，43，42，41，39即F3F2F1F0既是加法或减法的运算结果，与输入相同，高电平代表1，低电平代表0。

若是在计算过程中超过了计算量程（有溢出overflow），则overflow 端将有输出。

本设计采用Verilog HDL语言的所设计的4位二进制全加器进行仿真，本文不罗列具体的程序设计，只对仿真图进行展示。

仿真图：

真值表：

在此只对加法功能的真值表进行罗列

总结：

本文以一般的四位二进制加法器为基础，在改进的过程中，将加法器和减法器进行复合，通过一个select端口进行控制，从而将加法器与减法器进行了很好的结合，使电路的使用价值有所提高，同时也方便了电路的使用者。在设计电路，特别是在仿真的过程中，我都遇到了很多在平时学习中没有遇到过的难题，但是通过查阅资料等很多办法，我解决了这些困难，并成功的使电路实现了预期的功能。在这次过程中，我不但对数字设计有了更加深刻的认识，也提高了自己自主学习的能力，因此我感到自己受益良多。