数电仿真实验报告
数电实验报告1
实验一门电路逻辑功能及测试一、实验目的1、熟悉门电路逻辑功能。
2、熟悉数字电路学习机及示波器使用方法。
二、实验仪器及材料1、双踪示波器2、器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1、复习门电路工作原理相应逻辑表达示。
2、熟悉所有集成电路的引线位置及各引线用途。
3、了解双踪示波器使用方法。
四、实验内容实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。
线接好后经实验指导教师检查无误方可通电。
试验中改动接线须先断开电源，接好线后在通电实验。
1、测试门电路逻辑功能。
（1）选用双输入与非门74LS20一只，插入面包板，按图连接电路，输入端接S1~S4(电平开关输入插口)，输出端接电平显示发光二极管（D1~D8任意一个）。
（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。
（表1.1）2、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。
（2）将电平开关按表1.2置位，将结果填入表中。
表 1.23、逻辑电路的逻辑关系（1）选用四二输入与非门74LS00一只，插入面包板，实验电路自拟。
将输入输出逻辑关系分别填入表1.3﹑表1.4。
（2）写出上面两个电路的逻辑表达式。
表1.3 Y=A ⊕B表1.4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间的测量用六反相器（非门）按图1.5接线，输80KHz 连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd 值 ： tpd=0.2μs/6=1/30μs 5、利用与非门控制输出。
选用四二输入与非门74LS00一只，插入面包板，输入接任一电平开关，用示波器观察S 对输出脉冲的控制作用:一端接高有效的脉冲信号，另一端接控制信号。
实验十、基于multisim数字电路仿真实验
南昌大学实验报告学生姓名：罗族学号: 6103413001 专业班级：生医131班实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验十、基于Multisim数字电路仿真实验一、实验目的1、掌握虚拟仪器库中关于测试数字电路仪器的使用方法，如数字信号发生器和逻辑分析仪的使用。
2、进一步了解Multisim仿真软件基本操作和分析方法。
二、实验原理从逻辑分析仪中可以得出74LS138的八个输出端每次输出时，只有一个为低电平，其余为高电平。
字发生器三个输出端信号以‘000-111’二进制循环输入到138的三个输入端ABC。
通过74LS138的真值表可以得出每次八个输出端只有一个低电平，其余七个输出高电平，该结果与逻辑分析仪的显示结果一致，从而通过数字信号发生器与逻辑分析仪可测试得出74LS138译码器逻辑功能三、实验设备Multisim虚拟仪器中的74Ls138，字发生器，逻辑分析仪。
四、实验内容用数字信号发生器和逻辑分析仪测试仪74LS138译码器逻辑功能自拟实验步骤，记录实验结果并进行整理分析。
五、实验步骤1．按设计好的电路连接电路，如图1所示图 12．在Multisim工作区中点击‘字发生器’，在字生器中选择‘循环‘控制，设置中选用上数序计数器，显示类型为二进制，频率为1kHz.图 23．运行仿真电路，点击‘逻辑分析仪’观察74LS138输出的信号变化，运行仿真后，在逻辑分析仪中可观察到输出信号的变化波形以及输入信号波形变化。
六、实验结果及数据分析图 3七、实验总结：通过这次实验了解了虚拟仪器库中关于测试数字电路仪器的使用方法，如数字信号发生器和逻辑分析仪的使用。
进一步了解Multisim仿真软件基本操作和分析方法。
multisim使用及电路仿真实验报告_范文模板及概述
multisim使用及电路仿真实验报告范文模板及概述1. 引言1.1 概述引言部分将介绍本篇文章的主题和背景。
在这里，我们将引入Multisim的使用以及电路仿真实验报告。
Multisim是一种强大的电子电路设计和仿真软件，广泛应用于电子工程领域。
通过使用Multisim，可以实现对电路进行仿真、分析和验证，从而提高电路设计的效率和准确性。
1.2 文章结构本文将分为四个主要部分：引言、Multisim使用、电路仿真实验报告以及结论。
在“引言”部分中，我们将介绍文章整体结构，并简要概述Multisim的使用与电路仿真实验报告两个主题。
在“Multisim使用”部分中，我们将详细探讨Multisim软件的背景、功能与特点以及应用领域。
接着，在“电路仿真实验报告”部分中，我们将描述一个具体的电路仿真实验，并包括实验背景、目的、步骤与结果分析等内容。
最后，在“结论”部分中，我们将总结回顾实验内容，并分享个人的实验心得与体会，同时对Multisim软件的使用进行评价与展望。
1.3 目的本篇文章旨在介绍Multisim的使用以及电路仿真实验报告，并探讨其在电子工程领域中的应用。
通过对Multisim软件的详细介绍和电路仿真实验报告的呈现，读者将能够了解Multisim的基本特点、功能以及实际应用场景。
同时，本文旨在激发读者对于电路设计和仿真的兴趣，并提供一些实践经验与建议。
希望本文能够为读者提供有关Multisim使用和电路仿真实验报告方面的基础知识和参考价值，促进他们在这一领域的学习和研究。
2. Multisim使用2.1 简介Multisim是一款功能强大的电路仿真软件，由National Instruments（国家仪器）开发。
它为用户提供了一个全面的电路设计和分析工具，能够模拟各种电子元件和电路的行为。
使用Multisim可以轻松地创建、编辑和测试各种复杂的电路。
2.2 功能与特点Multisim具有许多强大的功能和特点，使其成为研究者、工程师和学生选择使用的首选工具之一。
数电实验实验报告
数电实验实验报告数字电路实验报告实验⼀组合逻辑电路分析⼀．试验⽤集成电路引脚图74LS00集成电路 74LS20集成电路四2输⼊与⾮门双4输⼊与⾮门⼆．实验内容 1.实验⼀⾃拟表格并记录:2.实验⼆密码锁的开锁条件是：拨对密码，钥匙插⼊锁眼将电源接通，当两个条件同时满⾜时，开锁信号为“1”，将锁打开。
否则，报警信号为“1”，则接通警铃。
试分析密码锁的密码ABCD 是什么？X12.5 VA BCD⽰灯：灯亮表⽰“1”，灯灭表⽰“0”ABCD 按逻辑开关，“1”表⽰⾼电平，“0”表⽰低电平ABCD 接逻辑电平开关。
最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0111111111三.实验体会：1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的⽬的。
2.这次试验⽐较简单，熟悉了⼀些简单的组合逻辑电路和芯⽚，和使⽤仿真软件来设计和构造逻辑电路来求解。
实验⼆组合逻辑实验（⼀）半加器和全加器⼀．实验⽬的1. 熟悉⽤门电路设计组合电路的原理和⽅法步骤⼆．预习内容1. 复习⽤门电路设计组合逻辑电路的原理和⽅法步骤。
2. 复习⼆进制数的运算。
3. ⽤“与⾮门”设计半加器的逻辑图。
4. 完成⽤“异或门”、“与或⾮”门、“与⾮”门设计全加器的逻辑图。
5. 完成⽤“异或”门设计的3变量判奇电路的原理图。
三．元件参考U1A74LS00DU1B74LS00DU1C 74LS00DU1D 74LS00DU2A74LS00D U2B74LS00D U2C74LS00DU3A74LS20DX12.5 VX22.5 VVCC5VAＢＣD依次为74LS283、74LS00、74LS51、74LS136其中74LS51：Y=（AB+CD ）’，74LS136：Y=A ⊕B （OC 门）四．实验内容1. ⽤与⾮门组成半加器，⽤或⾮门、与或⾮门、与⾮门组成全加器（电路⾃拟）半加器全加器2. ⽤异或门设计3变量判奇电路，要求变量中1的个数为奇数是，输出为1，否则为0.NOR2SC3.“74LS283”全加器逻辑功能测试测试结果填⼊下表中：五．实验体会：1.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图⽐较复杂，涉及了异或门、与或⾮门、与⾮门三种逻辑门，在接线时应注意不要接错。
数字电路实验报告-实验一[总结]
![数字电路实验报告-实验一[总结]](https://img.taocdn.com/s3/m/da4b06729a6648d7c1c708a1284ac850ad0204e0.png)
实验一数字电路实验基础一、实验目的⑴掌握实验设备的使用和操作⑵掌握数字电路实验的一般程序⑶了解数字集成电路的基本知识二、预习要求复习数字集成电路相关知识及与非门、或非门相关知识三、实验器材⑴直流稳压电源、数字逻辑电路实验箱、万用表⑵74LS00、74LS02、74LS48四、实验内容和步骤1、实验数字集成电路的分类及特点目前，常用的中、小规模数字集成电路主要有两类。
一类是双极型的，另一类是单极型的。
各类当中又有许多不同的产品系列。
⑴双极型双极型数字集成电路以TTL电路为主，品种丰富，一般以74（民用）和54（军用）为前缀，是数字集成电路的参考标准。
其中包含的系列主要有：▪标准系列——主要产品，速度和功耗处于中等水平▪LS系列——主要产品，功耗比标准系列低▪S系列——高速型TTL、功耗大、品种少▪ALS系列——快速、低功耗、品种少▪AS系列——S系列的改进型⑵单极型单极型数字集成电路以CMOS电路为主，主要有4000／4500系列、40H系列、HC系列和HCT系列。
其显著的特点之一是静态功耗非常低，其它方面的表现也相当突出，但速度不如TTL集成电路快。
TTL产品和CMOS产品的应用都很广泛，具体产品的性能指标可以查阅TTL、CMOS集成电路各自的产品数据手册。
在本实验课程中，我们主要选用TTL数字集成电路来进行实验。
2、TTL集成电路使用注意事项⑴外形及引脚TTL集成电路的外形封装与引脚分配多种多样，如附录中所示的芯片封装形式为双列直插式（DIP）。
芯片外形封装上有一处豁口标志，在辨认引脚分配时，芯片正面（有芯片型号的一面）面对自己，将此豁口标志朝向左手侧，则芯片下方左起的第一个引脚为芯片的1号引脚，其余引脚按序号沿芯片逆时针分布。
⑵电源每片集成电路芯片均需要供电方能正常使用其逻辑功能，供电电源为+5V单电源。
电源正端（+5V）接芯片的VCC引脚，电源负端（0V）接芯片的GND引脚，两者不允许接反，否则会损坏集成电路芯片。
数电实验报告：实验2-组合逻辑电路138
GDOU-B-11-112广东海洋大学学生实验报告书（学生用表）实验名称课程名称课程号学院(系) 专业班级学生姓名学号实验地点实验日期实验2 组合逻辑电路——138芯片一、实验目的1、掌握中规模集成译码器的逻辑功能和使用方法2、熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器可分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1、变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，图6－1(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
表6－1为74LS138功能表当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
(a) (b)图6－1 3－8线译码器74LS138逻辑图及引脚排列表6－1件就成为一个数据分配器(又称多路分配器)，如图6－2所示。
若在S1输入端输入数据信息，2S＝3S＝0，地址码所对应的输出是S1数据信息的反码；若从2S端输入数据信息，令S1＝1、3S＝0，地址码所对应的输出就是2S端数据信息的原码。
若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。
数电实验5 冒险与竞争(含仿真图)
实验五组合电路中的竞争与冒险一、实验目的1、观察组合电路中的竞争与冒险现象。
2、了解消除竞争与冒险现象的方法。
二、实验仪器及器件1、实验箱、万用表、示波器。
2、74LS00X3、74LS20X1、330PF 电容X1。
三、实验预习1、复习与组合逻辑电路竞争与冒险有关内容。
2、画出用74LS00 实现实验内容中F 函数的逻辑图。
3、写出F 的真值表。
4、找出变量B、D 变化过程中产生险象时，其他变量的组合。
四、实验原理1、竞争冒险现象及其成因对于组合逻辑电路，输出仅取决于输入信号的取值组合，但这仅是指电路的稳定解而言，没有涉及电路的暂态过程。
实际上，在组合逻辑电路中信号的传输可能通过不同的路径而汇合到某一门的输入端上。
由于门电路的传输延迟，各路信号对于汇合点会有一定的时差。
这种现象称为竞争。
如果竞争现象的存在不会使电路产生错误的输出，则成为非临界竞争；若果使电路的输出产生了错误输出，则称为临界竞争，通常称为逻辑冒险现象。
一般说来，在组合逻辑电路中，如果有两个或两个以上的信号参差地加到同一门的输入端，在门的输出端得到稳定的输出之前，可能出现短暂的，不是原设计要求的错误输出，其形状是一个宽度仅为时差的窄脉冲，通常称为尖峰脉冲或毛刺。
2、检查竞争冒险现象的方法在输入变量每次只有一个改变状态的简单情况下，可以通过逻辑函数式判断组合逻辑电路中是否有竞争冒险存在。
如果输出端门电路的两个输入信号 A 和 A 是输入变量A 经过两个不同的传输途径而来的，那么当输入变量的状态发生突变时输出端便有可能产生尖峰脉冲。
因此，只要输出端的逻辑函数在一定条件下化简成Y=A+A 或Y=AA则可判断存在竞争冒险3、消除竞争冒险现象的方法（1）接入滤波电路在输出端并接入一个很小的滤波电容Cf，足可把尖峰脉冲的幅度削弱至门电路的阈值电压以下。
（2）引入选通脉冲。
对输出引进选通脉冲，避开现象。
（3）修改逻辑设计。
在逻辑函数化简选择乘积项时，按照判断组合电路是否存在竞争冒险的方法，选择使逻辑函数不会使逻辑函数产生竞争冒险的乘积项。
数电实验实验报告
数字电路实验报告实验一 组合逻辑电路分析一．试验用集成电路引脚图74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一X12.5 VA BCD示灯：灯亮表示“1”，灯灭表示“0”ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平自拟表格并记录:2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
否则，报警信号为“1”，则接通警铃。
试分析密码锁的密码ABCD 是什么？AＢＣDABCD 接逻辑电平开关。
最简表达式为：X1=AB ’C ’D 密码为： 1001 表格为：三.实验体会：1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。
2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片，和使用仿真软件来设计和构造逻辑电路来求解。
实验二组合逻辑实验（一）半加器和全加器一．实验目的1.熟悉用门电路设计组合电路的原理和方法步骤二．预习内容1.复习用门电路设计组合逻辑电路的原理和方法步骤。
2.复习二进制数的运算。
3. 用“与非门”设计半加器的逻辑图。
4. 完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。
5. 完成用“异或”门设计的3变量判奇电路的原理图。
三．元件参考依次为74LS283、74LS00、74LS51、74LS136其中74LS51：Y=（AB+CD ）’，74LS136：Y=A ⊕B （OC 门） 四．实验内容1. 用与非门组成半加器，用或非门、与或非门、与非门组成全加器（电路自拟）NOR2SC半加器全加器2.用异或门设计3变量判奇电路，要求变量中1的个数为奇数是，输出为1，否则为0.3变量判奇电路3.“74LS283”全加器逻辑功能测试测试结果填入下表中：五．实验体会：1.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图比较复杂，涉及了异或门、与或非门、与非门三种逻辑门，在接线时应注意不要接错。
数电实验一实验报告
数字电路实验报告专业班级姓名学号实验时间：实验地点：电工电子实验中心指导教师：实验一组合逻辑电路设计（一）一、实验目的1、熟悉实验室数字电路实验箱的使用方法。
2、熟悉门电路逻辑功能的测试方法。
3、熟悉常用SSI集成电路芯片的应用。
4、熟悉基于SSI的组合电路设计方法。
二、实验仪器和器材数字逻辑电路实验实验箱一个；74LS00一块；74LS283一块；导线若干。
三、实验内容1、在逻辑功能上测试74LS00集成电路的完好性。
2、用1片74LS00实现一个裁判表决电路。
设裁判为A、B和C,其中A为主裁判，B、C为副裁判。
裁判用“0”表示否决，用“1”表示合格。
仅当主裁判和一名或一名以上副裁判都认为运动员的动作合格时，输出L为“1”，指示灯亮，否则输出L为“0”，灯不亮。
3、用四位全加器74LS283设计一个代码转换电路，将四位BCD8421码转换成余3码（提示：四位BCD8421码转换成余3码就是每一位的BCD8421码+0011）。
四、实验方法与实验结果1.验证TTL集成电路的逻辑功能（1）74LS00功能测试74LS00是TTL门电路，其外部引脚如图一所示。
内含四个2输入的与非门，其中A、B 是输入端，Y是输出端。
将因脚PIN14接电源VCC=5V，PIN7接地，将A、B通过实验箱的开关分别接逻辑“1”（高电平）和逻辑“0”（低电平），输出Y接实验箱指示灯L，实验结果如表1所示。
图一：74LS00引脚图表1：74LS00功能测试表（2）74LS283的功能测试74LS283是TTL门电路，其外部引脚如图二所示。
是一个四位二进制超前进位全加器，其中A、B分别是被加数和加数（两组4位二进制）的数据输入端，C0是低位器件向本器件最低位进位的进位输入端，Σ是和数输出端，C4是本器件最高位器件向高位器件进位的进位输出端。
将因脚PIN16接电源VCC=5V，PIN8接地，将A、B、C0通过实验箱的开关分别接逻辑“1”（高电平）和逻辑“0”（低电平），输出Σ、C4接实验箱指示灯L，实验结果如表2所示。
(完整word版)数电实验实验报告(Quartus)数码管循环显示
实验101、结果：同时显示012345代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sweep ISPORT(clk,clr:IN STD_LOGIC; --clk输入时钟；clr状态清零a:OUT STD_LOGIC_VECTOR (6 DOWNTO 0); --输出数码管相同段sweep:OUT STD_LOGIC_VECTOR (5 DOWNTO 0) --输出cat（数码管选通控制信号）端);END sweep;ARCHITECTURE sweep_arch OF sweep ISSIGNAL sweep_arc:STD_LOGIC_VECTOR (5 DOWNTO 0); --声明内部信号（选通控制信号）SIGNAL b:STD_LOGIC_VECTOR (6 DOWNTO 0); --声明内部信号（相同段信号）BEGINPROCESS(sweep_arc)BEGINIF (clk'event and clk='1') THENIF clr='0' THEN --状态清零sweep_arc <="011111" ; b <="0000000";ELSEcase sweep_arc IS --选通控制信号WHEN"011111" => sweep_arc <="111110";WHEN"111110" => sweep_arc <="111101";WHEN"111101" => sweep_arc <="111011";WHEN"111011" => sweep_arc <="110111";WHEN"110111" => sweep_arc <="101111";WHEN"101111" => sweep_arc <="011111";WHEN OTHERS => sweep_arc <="011111";END CASE;CASE sweep_arc IS --相同段信号WHEN"011111" => b <="1011011";WHEN"101111" => b <="0110011";WHEN"110111" => b <="1111001";WHEN"111011" => b <="1101101";WHEN"111101" => b <="0110000";WHEN"111110" => b <="1111110";WHEN OTHERS => b <="0000000";END CASE;END IF;END IF;sweep<=sweep_arc;a<=b;END PROCESS;END;仿真：管脚：2、（1）结果：循环显示：012345—123450—234501—345012—450123—501234—012345代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sweep2 ISPORT(clk:IN STD_LOGIC; --clk输入时钟sweep2:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); --输出数码管相同段a:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) --输出cat（数码管选通控制信号）端);END sweep2;ARCHITECTURE arc_sweep2 OF sweep2 ISSIGNAL number:INTEGER RANGE 0 TO 6; --状态声明（6种状态，7种状态值）SIGNAL n:INTEGER RANGE 0 TO 6; --声明数码管（6个管，7个值）SIGNAL flag:INTEGER RANGE 0 TO 50; --同一状态运行次数BEGINPROCESS(clk)BEGINIF (clk'event AND clk='1') THENIF n>5 THENn<=0;ELSE n<=n+1;flag<=flag+1;END IF;IF flag>20 THENflag<=0;number<=number+1;IF number>5 THENnumber<=0;END IF;CASE number ISWHEN 0=> --状态0，输出012345CASE n ISWHEN 0=>sweep2<="011111"; a<="1111110";WHEN 1=>sweep2<="101111"; a<="0110000";WHEN 2=>sweep2<="110111"; a<="1101101";WHEN 3=>sweep2<="111011"; a<="1111001";WHEN 4=>sweep2<="111101"; a<="0110011";WHEN 5=>sweep2<="111110"; a<="1011011";WHEN OTHERS=>sweep2<="111111";END CASE;WHEN 1=> ----状态1，输出123450 CASE n ISWHEN 0=>sweep2<="011111"; a<="0110000";WHEN 1=>sweep2<="101111"; a<="1101101";WHEN 2=>sweep2<="110111"; a<="1101101";WHEN 3=>sweep2<="111011"; a<="1111001";WHEN 4=>sweep2<="111101"; a<="0110011";WHEN 5=>sweep2<="111110"; a<="1111110";WHEN OTHERS=>sweep2<="111111";WHEN 2=> --状态2，输出234501 CASE n ISWHEN 0=>sweep2<="011111"; a<="1101101";WHEN 1=>sweep2<="101111"; a<="1111001";WHEN 2=>sweep2<="110111"; a<="0110011";WHEN 3=>sweep2<="111011"; a<="1011011";WHEN 4=>sweep2<="111101"; a<="1111110";WHEN 5=>sweep2<="111110"; a<="0110000";WHEN OTHERS=>sweep2<="111111";END CASE;WHEN 3=> --状态3，输出345012 CASE n ISWHEN 0=>sweep2<="011111"; a<="1111001";WHEN 1=>sweep2<="101111"; a<="0110011";WHEN 2=>sweep2<="110111"; a<="1011011";WHEN 3=>sweep2<="111011"; a<="1111110";WHEN 4=>sweep2<="111101"; a<="0110000";WHEN 5=>sweep2<="111110"; a<="1101101";WHEN OTHERS=>sweep2<="111111";END CASE;WHEN 4=> --状态4，输出450123 CASE n ISWHEN 0=>sweep2<="011111"; a<="0110011";WHEN 1=>sweep2<="101111"; a<="1011011";WHEN 2=>sweep2<="110111"; a<="1111110";WHEN 3=>sweep2<="111011"; a<="0110000";WHEN 4=>sweep2<="111101"; a<="1101101";WHEN 5=>sweep2<="111110"; a<="1111001";WHEN OTHERS=>sweep2<="111111";END CASE;WHEN 5=> --状态5，输出501234CASE n ISWHEN 0=>sweep2<="011111"; a<="1011011";WHEN 1=>sweep2<="101111"; a<="1111110";WHEN 2=>sweep2<="110111"; a<="0110000";WHEN 3=>sweep2<="111011"; a<="1101101";WHEN 4=>sweep2<="111101"; a<="1111001";WHEN 5=>sweep2<="111110"; a<="0110011";WHEN OTHERS=>sweep2<="111111";END CASE;WHEN OTHERS=>sweep2<="111111";END CASE;END IF;END PROCESS;END arc_sweep2;仿真：仿真时将循环次数改为1方便观察波形，共6种状态管脚：2、（2）结果：循环显示：012345—12345X—2345XX—345XXX—45XXXX —5XXXXX—XXXXXX—XXXXX0—XXXX01—XXX012—XX0123—X01234—012345代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sweep3 ISPORT(clk:IN STD_LOGIC; --clk输入时钟sweep3:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); --输出数码管相同段a:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) --输出cat（数码管选通控制信号）端);END sweep3;ARCHITECTURE arc_sweep3 OF sweep3 ISSIGNAL number:INTEGER RANGE 0 TO 12; --状态声明（12种状态，13种状态值）SIGNAL n:INTEGER RANGE 0 TO 6; --声明数码管（6个管，7个值）SIGNAL flag:INTEGER RANGE 0 TO 50; --同一状态运行次数BEGINPROCESS(clk)BEGINIF clk'event AND clk='1' THENIF n>5 THENn<=0;ELSE n<=n+1;flag<=flag+1;END IF;IF flag>20 THENflag<=0;number<=number+1;END IF;IF number>11 THENnumber<=0;END IF;CASE number ISWHEN 0=> --状态0，输出012345 CASE n ISWHEN 0=>sweep3<="011111"; a<="1111110";WHEN 1=>sweep3<="101111"; a<="0110000";WHEN 2=>sweep3<="110111"; a<="1101101";WHEN 3=>sweep3<="111011"; a<="1111001";WHEN 4=>sweep3<="111101"; a<="0110011";WHEN 5=>sweep3<="111110"; a<="1011011";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 1=> --状态1，输出12345X CASE n ISWHEN 0=>sweep3<="011111"; a<="0110000";WHEN 1=>sweep3<="101111"; a<="1101101";WHEN 2=>sweep3<="110111"; a<="1101101";WHEN 3=>sweep3<="111011"; a<="1111001";WHEN 4=>sweep3<="111101"; a<="0110011";WHEN 5=>sweep3<="111111"; a<="1111110";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 2=> --状态2，输出2345XX CASE n ISWHEN 0=>sweep3<="011111"; a<="1101101";WHEN 2=>sweep3<="110111"; a<="0110011";WHEN 3=>sweep3<="111011"; a<="1011011";WHEN 4=>sweep3<="111111"; a<="1111110";WHEN 5=>sweep3<="111111"; a<="0110000";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 3=> --状态3，输出345XXX CASE n ISWHEN 0=>sweep3<="011111"; a<="1111001";WHEN 1=>sweep3<="101111"; a<="0110011";WHEN 2=>sweep3<="110111"; a<="1011011";WHEN 3=>sweep3<="111111"; a<="1111110";WHEN 4=>sweep3<="111111"; a<="0110000";WHEN 5=>sweep3<="111111"; a<="1101101";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 4=> --状态4，输出45XXXX CASE n ISWHEN 0=>sweep3<="011111"; a<="0110011";WHEN 1=>sweep3<="101111"; a<="1011011";WHEN 2=>sweep3<="111111"; a<="1111110";WHEN 3=>sweep3<="111111"; a<="0110000";WHEN 4=>sweep3<="111111"; a<="1101101";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 5=> --状态5，输出5XXXXX CASE n ISWHEN 0=>sweep3<="011111"; a<="1011011";WHEN 1=>sweep3<="111111"; a<="1111110";WHEN 2=>sweep3<="111111"; a<="0110000";WHEN 3=>sweep3<="111111"; a<="1101101";WHEN 4=>sweep3<="111111"; a<="1111001";WHEN 5=>sweep3<="111111"; a<="0110011";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 6=> --状态6，输出XXXXXX CASE n ISWHEN 0=>sweep3<="111111"; a<="1111110";WHEN 1=>sweep3<="111111"; a<="0110000";WHEN 2=>sweep3<="111111"; a<="1101101";WHEN 3=>sweep3<="111111"; a<="1111001";WHEN 4=>sweep3<="111111"; a<="0110011";WHEN 5=>sweep3<="111111"; a<="1011011";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 7=> --状态7，输出XXXXX0WHEN 1=>sweep3<="111111"; a<="1101101";WHEN 2=>sweep3<="111111"; a<="1101101";WHEN 3=>sweep3<="111111"; a<="1111001";WHEN 4=>sweep3<="111111"; a<="0110011";WHEN 5=>sweep3<="111110"; a<="1111110";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 8=> --状态8，输出XXXX01 CASE n ISWHEN 0=>sweep3<="111111"; a<="1101101";WHEN 1=>sweep3<="111111"; a<="1111001";WHEN 2=>sweep3<="111111"; a<="0110011";WHEN 3=>sweep3<="111111"; a<="1011011";WHEN 4=>sweep3<="111101"; a<="1111110";WHEN 5=>sweep3<="111110"; a<="0110000";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 9=> --状态9，输出XXX012 CASE n ISWHEN 0=>sweep3<="111111"; a<="1111001";WHEN 1=>sweep3<="111111"; a<="0110011";WHEN 2=>sweep3<="111111"; a<="1011011";WHEN 5=>sweep3<="111110"; a<="1101101";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 10=> --状态10，输出XX0123 CASE n ISWHEN 0=>sweep3<="111111"; a<="0110011";WHEN 1=>sweep3<="111111"; a<="1011011";WHEN 2=>sweep3<="110111"; a<="1111110";WHEN 3=>sweep3<="111011"; a<="0110000";WHEN 4=>sweep3<="111101"; a<="1101101";WHEN 5=>sweep3<="111110"; a<="1111001";WHEN OTHERS=>sweep3<="111111";END CASE;WHEN 11=> --状态11，输出X01234 CASE n ISWHEN 0=>sweep3<="111111"; a<="1011011";WHEN 1=>sweep3<="101111"; a<="1111110";WHEN 2=>sweep3<="110111"; a<="0110000";WHEN 3=>sweep3<="111011"; a<="1101101";WHEN 4=>sweep3<="111101"; a<="1111001";WHEN 5=>sweep3<="111110"; a<="0110011";WHEN OTHERS=>sweep3<="111111";WHEN OTHERS=>sweep3<="111111";END CASE;--END IF;END IF;END PROCESS;END arc_sweep3;仿真：仿真时将循环次数改为1方便观察波形，共12种状态管脚：。
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实验一 ：组合逻辑电路设计与分析 一、 实验目的 （1） 掌握组合逻辑电路的特点； （2） 利用组合逻辑转换仪对组合逻辑电路进行分析。 二、 实验原理 组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻的输入信号的取值组合。根据电路的特定功能，分析组合逻辑电路的过程。 三、 实验电路及步骤 （1） 利用逻辑转换仪对已知电路进行分析 实验连接图如下：
U1A
74LS136D
U1B74LS136D
U1C74LS136D
U2A74LS04D
U2B74LS04D
U2C74LS04D
XLC1
A B 真值表和逻辑表达式如下：
（2） 根据要求利用逻辑转换仪进行逻辑电路分析。 问题的提出：火灾报警器只有在烟感、温感和紫外线三种不同类型的火灾探
测器中两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。 1
四、 思考题 （1） 设计一个四人表决电路。如果3人或者3人以上同意，则通过；反之，则被否决。用与非门实现。
（2） 利用逻辑转换仪对下图所示逻辑电路进行分析 U1A74LS04DU2A
74LS00DU1B74LS04DU1C74LS04DU2B
74LS00D
U3A74LS10DU3B74LS10D
24XLC1A B1
35678910
五、实验体会 2
实验二：编码器、译码器电路仿真实验 一、 实验目的 （1）掌握编码器、译码器的工作原理。
（2）常见编码器、译码器的作用。 二、 实验原理 数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。通过编码和译码来实现。 （1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。能完成编码功能的电路统称为编码器。 （2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。
U174LS148D
A09A17A26GS14D313D41D52D212D111D010D74D63EI5EO
15 U274LS138DY015Y114Y213Y312Y411Y510Y69Y77A1B2C3G16~G2A4~G2B5
图2-1 编码器74LS148D和译码器74LS138D
三、实验电路 （1）8-3线优先编码器 实验电路图如下： 3
J1Key = 0J2
Key = 1J3
Key = 2J4
Key = 3J5
Key = 4J6
Key = 5J7
Key = 6J8
Key = 7
U174LS148DA09A17A26GS14D313D41D52D212D111D010
D74D63EI5
EO15
J9Key = Space
A2 5 VA0 5 VGS 5 VEO 5 VVDD5VA1 5 V
利用九个单刀双掷开关切换8位信号输入端和选通输入端输入的高低电平状态。利用5个探测器观察3位信号输入端、选通输入端、优先标志输出信号的高低电平状态。 8-3线优先编码器真值表如下： 输入端 输出端 EI Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 GS E0
（2）3-8线译码器 实验图如下： 4
U174LS138DY015Y114Y213Y312Y411Y510Y69Y77A1B2
C3
G16~G2A4
~G2B5
J1Key = Space
VCC5V
R11kΩY05 V R21kΩR31kΩ
J2Key = SpaceJ3
Key = Space
Y15 V Y25 V Y35 V
Y45 V Y55 V Y65 V Y75 V
12
34
56VCC078910
11121314
利用三个单刀双掷开关切换二路输入端输入的高低电平的状态。利用8个探测器观察8路输出端输出信号的高低电平状态。使能端G1接高电平，G2A、G2B接低电平。 3-8译码器真值表如下：
输入端 输出端 G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
四、思考题 （1）利用两块8-3线优先编码器74LS148D设计16-4线优先编码器，然后仿真验证16-4线优先编码器的逻辑功能。 5
（2）利用两块3-8线译码器74LS38D设计4—16线译码器，然后仿真验证4—16线译码的逻辑功能。
五、实验体会 6 实验三：触发器带电路仿真实验
一、 实验目的 （1） 掌握边沿触发器的逻辑功能；
（2） 逻辑不同边沿触发器逻辑功能之间的相互切换。 二、实验原理 触发器是构成时序逻辑电路的基本逻辑单元，具有记忆、存储二进制信息的功能。从逻辑功能上将触发器分为RS、D、JK、T、T’等几种类型，对于逻辑功能的描述又真值表、波形图、特征方程等几种方法。边沿触发器指只在CP上升或下降沿到来时接收此刻的输入信号，进行状态转换，而其他时刻的输入信号的变化对其没有影响的电路。 集成触发器异步置位、复位功能。 三、实验电路及步骤 （1）D触发器仿真电路，接线图如图所示：
XSC1ABCDGT
U1A
74LS74D1D21Q5~1Q6~1CLR11CLK3
~1PR4
VDD5V
V11kHz 5 V
J1Key = SpaceJ2
Key = SpaceJ3
Key = SpaceJ4
Key = Space
X12.5 V 7
真值表如下（输入1表示高电平，0表示低电平；输出1表示灯亮，0表示灯灭）： 输入端 现态 次态 CP ~CLR ~PR D Qn Qn+1
分析结果： 通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，二
者为无效电平时，该触发器才实现正常的D触发器功能，即DQn1，输出状态始终与脉冲上升沿到来前的瞬间D的状态保持一致。 通过示波器的观察，也可以证明这一点，~CLR和~PR为无效电平时，次态Q的变化始终在脉冲的上升沿处；而由~CLR和~PR引起的变化却可以出现在任何时候，不必非在时钟变化之处。 在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号是与D保持一致的。应该说，这种工作状态并不是我们所希望的。虽然于功能没影响，但是~CLR和~PR同时为有效电平仍是不被允许的。 （2）JK触发器仿真电路图如图所示：
XSC1ABCDGT
U1A
74LS112D1Q5~1Q6~1PR41K2~1CLR151J31CLK1
V11kHz 5 V
VDD5VJ1
Key = SpaceJ2
Key = SpaceJ3
Key = SpaceJ4
Key = SpaceJ5
Key = Space
X12.5 V 8
真值表如下： CP ~CLR ~PR J K Qn Qn+1
分析结果： 通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，当
二者为无效电平时，该触发器才实现正常的JK触发器功能，即nnnQKQJQ1，输出状态始终与脉冲下降沿到来前的瞬间J、K及nQ的状态相关。 通过示波器的观察，也可以证明，当JK触发器在正常实现其功能时，次态Q的变化始终在脉冲的下降沿处，而由~CLR和~PR引起的变化却可以出现在任何时候，不必非在时钟变化之处，二者的控制是异步的。 在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号为1。应该说，这种工作状态也不是我们所希望的。虽然影响不会影响到JK触发器的功能，但是~CLR和~PR还是不要同时为有效电平的好。 四、思考题 由于D触发器器方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换为T触发器。
五、实验体会 9
实验四：计数器电路仿真实验 一、实验目的 （1）了解计数器的日常应用和分类。
（2）熟悉集成计数器逻辑功能和其各控制端作用。 （3）掌握计数器的使用方法。 二、实验原理 统计输入脉冲个数的过程叫计数。能够完成计数工作的电路称做计数器。计数器的基本功能是统计时钟脉冲的个数，即实现技术操作，也可由于分频、定时、产生节拍脉冲等。 二进制计数器是构成其他计数器的基础。74LS161D是常见的二进制加法同步计数器，74LS191D是常见的二进制加/减同步计数器。 若一计数器的计数长度（模）为10，则该计数器称为十进制计数器。 三、实验电路及步骤 （1）74LS161D构成的二进制加法同步计数器，电路图如下：
VCC5VU1
74LS161DQA14QB13QC12QD11RCO15A3B4
C5
D6
ENP7ENT10
~LOAD9~CLR1
CLK2
GNDV11kHz 5 V
J1Key = AJ2
Key = BJ3
Key = CJ4
Key = D
U2DCD_HEX
X12.5 V
XLA1
CQT1
FBus
BusLn1Ln2Ln3Ln4
Ln1Ln2Ln3Ln4
BusLn4Ln3Ln2Ln1
该电路采用总线方式进行连接 利用J1~4四个单刀双掷开关可切换74LS161D第7、10、9、1脚输入的高低电平状态。74LS161D第3、4、5、6脚同时接高电平，第15脚接探测器。V1为时钟信号，利用逻辑分析仪观察四位二进制输出端，进位端和时钟信号端的波形。