数字集成电路设计——全加器
cmos大规模数字集成电路课程设计
Project Design SummaryProject Title:超前进位加法器（8位）Author:郭智永1.The basic theory of your project.一、原理（1）、全加器列出真值表如表所示，若Ai、Bi两个一位二进制数相加，以Ci表示来自低位的的进位，Si表示和，Ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的全加器电路，其逻辑符号如图所示。
串并行超前进位加法器的特点是：各级进位信号同时产生，减小或消除因进位信号逐级传递所用的时间。
每一位的进位信号不依赖于从低位逐级传递，而是—开始就能确定。
全加器真值可以得到逻辑表达式：为表达简单，定义两个中间变量Gi和Pi得出得到各位进位信号的逻辑表达式为：当实际位数较多时，往往将全部数位按4位一组分成若干组，组内采用超前进位，组间采用串行进价，组成所谓的串并行进位加法器。
Verilog代码和testbench代码在后边附录2.Analyze and design.And list your innovations or improved aspects of your project.用于模块内部的p和g信号，它们的产生都不依赖于模块内部各位之间的进位信号，而是由输入信号a和b直接得到的。
用于模块外部的pp和gg信号，它们的产生也不依赖于该模块的进位输入信号，pp和gg信号用于超前进位链的再次级联。
当进位产生信号（g）为1时，一定向后一级产生进位输出，此时不需要等待前一级进位信号的输入，速度得以加快。
当进位产生信号（g）为0时，向不向后一级产生进位输出就不好说了。
我们能肯定的是如果此时进位否决信号（p）为0，则一定不会向后一级产生进位输出，这种情况也不需要等待前一级进位信号的输入，速度还是得以加快。
如果进位产生信号（g）为0，并且进位否决信号（p）为1，向不向后一级产生进位输出就完全取决于前一级进位信号的输入了，这时花的时间最长。
实验二半加器全加器
1 3 8 10
VCC
16
4
7
11 13 B1 B0 CI
A3 A2 A1 A0 5 12 V CC GND S3 15 2
B3 B2
74283
S2 S1 6 S0 9 CO 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B 3 B 2 B1 B 0 A 3 A 2 A 1 A 0 S3S 2S1S0
实验内容
1．7486型异或门功能测试 图2-2-1中任一个异或门进行实验，输入端接逻 辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达 式。
表2-2-2 异或门输入、输出电平关系数据表
输 入 端 A 0 0 1 1 B 0 1 0 1
输 出 端 Y
2．用异或门构成半加器 电路如图2-2-4所示，输入端 接逻辑开关，输出端接LED显 示。 将实验结果填入表2-23中，判断结果是否正确，写 出和S及进位CO的逻辑表达 式。
思考题
1. 如何利用7483和门电路实现BCD码 加法运算？ 2. 如何用两片7483实现8位二进制数加 法运算？ 3. 如何用与非门（7400）接成非门？
注意事项
1．在进行复杂电路实验时，应该先检测 所用到的每个单元电路功能是否正常，确 保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源 （VCC）和地（GND）。
A3 A2 A1 A0 5 12 V CC GND S3 15 2
ห้องสมุดไป่ตู้
B3 B2
7483
S2 S1 6 S0 9 CO 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教 材中有关半加器和全加器的内容，理解半 加器和全加器的工作原理。 2．熟悉7486、7483等集成电路的外形 和引脚定义。拟出检查电路逻辑功能的方 法。 3．熟悉BCD码、余3码和二进制码之间的 转换方法。 4．根据实验内容的要求，完成有关实验电 路的设计，拟好实验步骤。 5．写出预习报告，设计好记录表格。
一位全加器的设计
一位全加器的设计(总23页) --本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程设计任务书学生姓名：袁海专业班级：电子1303班指导教师：封小钰工作单位：信息工程学院题目: 一位全加器的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个一位全加器电路。
（3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
对一位全加器电路进行设计仿真工作，完成课设报告的撰写。
提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要........................................................ 错误!未定义书签。
ABSTRACT .................................................... 错误!未定义书签。
1绪论...................................................... 错误!未定义书签。
集成电路发展现状........................................ 错误!未定义书签。
集成电路版图工具L-edit简介............................. 错误!未定义书签。
全加器逻辑电路图
全加器逻辑电路图一、实验目的1. 掌握组合逻辑电路的设计与测试方法2.掌握半加器、全加器的工作原理。
二、实验原理和电路1、组合逻辑电路的设计使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。
设计组合电路的一般步骤如图1.4.1所示。
图1.4.1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。
然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。
并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。
最后，用实验来验证设计的正确性。
1.半加器根据组合电路设计方法，首先列出半加器的真值表，见表1.4.1。
写出半加器的逻辑表达式S=AB+AB=A⊕BC=AB若用“与非门”来实现，即为半加器的逻辑电路图如图1.4.2所示。
在实验过程中，我们可以选异或门74LS86及与门74LS08实现半加器的逻辑功能；也可用全与非门如74LS00反相器74LS04组成半加器。
(a)用异或门组成的半加器 （b ）用与非门组成的半加器图1.4.2 半加器逻辑电路图2.全加器用上述两个半加器可组成全加器，原理如图1.4.3所示。
图1.4.3由二个半加器组成的全加器 表1.4.2 全加器逻辑功能表 表1.4.1 半加器逻辑功能三、实验内容及步骤1.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。
0 10 1 0 0 1根据半加器的逻辑表达式可知，相加的和Y是A、B的异或，而进位Z是A、B 相与，故半加器可用一个集成异或门和二个与非门组成如图1.4.4。
图1.4.4 用一个集成异或门和二个与非门组成半加器⑴在实验仪上用异或门和与门接成以上电路。
A、B接逻辑开关，Y、Z接发光二极管显示。
⑵按表1.4.3要求改变A、B状态，将相加的和Y和进位Z的状态填入下表中。
表1.4.32.测试全加器的逻辑功能。
⑴写出图1.4.5电路的逻辑表达式。
Si = Ci=⑵根据逻辑表达式列真值表，并完成表1.4.4，实验证之。
全加器电路设计
南昌航空大学实验报告2014年 ___月 ___日课程名称：计算机组成与原理实验名称：全加器电路设计班级： 120452 学生姓名：刘信学号： 12045217指导教师评定：签名：实验目的：熟悉QuartusⅡ的原理图输入方法设计简单组合电路；掌握层次化设计的方法，并通过一个8 位全加器的设计，体验EDA 软件原理图输入方式进行电子线路设计的详细流程。
实验任务：1．完成半加器和一位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
2．建立一个更高层次的原理图设计，利用以上获得的1 位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
3．实验完成，写出实验报告实验指导：1．实验原理及方案本实验采用层次化设计方法，先用逻辑门设计构造1 位半加器作为一个可调用的元件，然后调用半加器元件构造1位全加器，制成可调用的元件，再用 1 位全加器元件组成8位全加器。
实验设计软件采用Quartus II。
使用原理图输入设计方法。
最后下载到可编程芯片EP1C6Q240上，制造一片8位全加器集成电路。
测试在GW48实验系统上进行，选用电路模式NO.1 。
安排如下：1 位全加器的验证：试验台上的十六进制按键1（PIO0/1/2）分别接全加器输入ain、bin、cin；发光管D2、D3（PIO33/34）分别接sum和cout。
8 位全加器的验证：试验台上的键2，键1(PIO7-PIO0)作为一组8位加数输入,键4,键3(PIO15-PIO8)作为另一组8 位加数输入；数码管6(PIO23-20)和5(PIO19-16)显示加法和，发光管D8(PIO39)显示进位。
表3.2 1 位全加器实验引脚表:设计电路的逻辑端口名ain bin cin sum cout结构图上连接器件按键 1 按键 1 按键 1 发光管D2 发光管D3 结构图上引脚序号PIO0 PIO1 PIO2 PIO33 PIO34 EP1C6Q240 芯片引脚序号 1 2 3 138 139EP1C6Q240 芯片引脚号名I/O0 I/O1 I/O2 I/O33 I/O34表3.3 8 位全加器实验引脚表设计电路的逻辑端口名ain bin sum cout结构图上连接器件按键2，1 按键4，3数码管6，5发光管D8结构图上引脚序号PIO7-4PIO3-0 PIO15-12PIO11-8PIO23-20PIO19-16PIO39EP1C6Q240 芯片引脚序号240-233 12,8-6,4-1 139,138 160EP1C6Q240 芯片引脚号名I/O7-0 I/O15-8 I/O23-16 I/O392．实验步骤（1）建立实验项目工作文件夹。
Multisi数电仿真半加器和全加器
(Multisim数电仿真)半加器和全加器实验3.5 半加器和全加器一、实验目的：1．学会用电子仿真软件Multisim7进行半加器和全加器仿真实验。
2．学会用逻辑分析仪观察全加器波形： 3．分析二进制数的运算规律。
4. 掌握组合电路的分析和设计方法。
5．验证全加器的逻辑功能。
二、实验准备：组合电路的分析方法是根据所给的逻辑电路，写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表)，从而评定该电路的逻辑功能的方法。
一般是首先对给定的逻辑电路，按逻辑门的连接方法，逐一写出相应的逻辑表达式，然后写出输出函数表达式，这样写出的逻辑函数表达式可能不是最简的，所以还应该利用逻辑代数的公式或者卡诺图进行简化。
再根据逻辑函数表达式写出B AB AB A W =..........................................3.5.1C WC WC W X =.........................................3.5.2A B C DYXW&&&&&&&&&&&&D XD XD X Y =..........................................3.5.32.进行化简：B A B A B AB AB A W +=+=....................................................3.5.4ABC C B A C B A C B A C W C W X +++=+=....................…..3.5.5++++=+=D ABC D C B A D C B A D C B A D X D X YD C AB CD B A BCD A D C B A +++...........................…...3.5.63. 列真值表：A B C D Y 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 4.功能说明：逻辑图是一个检奇电路。
二进制半加器和全加器
二进制半加器和全加器在数字电路中，二进制半加器和全加器是两个重要的组合逻辑电路。
它们被广泛应用于计算机系统和其他数字电路中，用于实现二进制数的加法运算。
本文将分别介绍二进制半加器和全加器的原理、功能和应用。
一、二进制半加器二进制半加器是一种简单的逻辑电路，用于实现两个二进制位的加法运算。
它由两个输入端和两个输出端组成，分别为两个二进制数的位相加结果和进位输出。
半加器的输入可以是0或1，输出也可以是0或1。
半加器的原理很简单，它通过逻辑门电路实现两个输入位的异或运算，得到位相加的结果；同时，通过与门电路实现两个输入位的与运算，得到进位输出。
具体电路图如下所示：输入A --|-------|______输入B --|-------| ||异或门 |------- 输出S|与门 |------- 输出C|||半加器的功能是将两个二进制位相加，得到位相加结果和进位输出。
例如，输入A为1，输入B为0，则输出S为1，输出C为0。
半加器的应用场景比较有限，主要用于实现较简单的二进制加法运算，例如在寄存器和加法器中的应用。
二、全加器全加器是一种更为复杂的逻辑电路，用于实现三个二进制位的加法运算。
它由三个输入端和两个输出端组成，分别为三个二进制数的位相加结果和进位输出。
全加器的输入和输出也可以是0或1。
全加器的原理是在半加器的基础上进行扩展，它通过组合多个半加器的输入和输出，实现三个二进制位的加法运算。
具体电路图如下所示：______输入A --|-------| |______ |输入B --|-------| |______ |输入C --|-------| ||异或门 |------- 输出S|与门 |------- 输出C|||全加器的功能是将三个二进制位相加，得到位相加结果和进位输出。
例如，输入A为1，输入B为1，输入C为0，则输出S为0，输出C为1。
全加器的应用场景更加广泛，可以用于实现任意长度的二进制加法运算，例如在算术逻辑单元（ALU）和加法器中的应用。
组合逻辑电路设计之全加器、半加器
班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门Vcc4B4A4Y3B3A3Y Array 1A1B1Y2A2B2Y GND2.组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
（2）列出真值表。
（3）根据对真值表的分析，确定电路功能。
3.组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
（3）根据最简逻辑表达式得到逻辑电路图。
四．实验内容。
1.分析，测试半加器的逻辑功能。
第5篇 数字集成电路系统设计
第五章 数字集成电路系统设计
另一种方法是采用场效应管作为编程开关，编程 数据储存于EPROM、EEPROM、FLASH RAM等可重 复擦写的存储器中。这类器件灵活性大，适用于不同 的场合。缺点是价格较高。
图 5 - 19 和图 5 - 20 分别是可编程与阵列和可编 程或阵列的实际电路结构及其等效电路举例。
乘 积项
P1 P2 P3 P4
乘 积项
F(P 1, P 2, P 3, P 4) GN D
P1 P2 P3 P4
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
GN D
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
图 5 - 20 可编程或阵列及其等效电路举例
第五章 数字集成电路系统设计
第五章 数字集成电路系统设计
GAL器件的输出级OLMC的电路结构如图5 - 27 所 示。 从图中可以看出, OLMC主要由一个D触发器, 一 个用于选择输出方式和极性的 4 输入多路选择器（4-1 MUX）和一个用于选择反馈信号的两输入数据选择器 （2-1 MUX）构成。
第五章 数字集成电路系统设计
F1＝ P 3＋ P 5＋ P 7
F2＝ P 2＋ P 4＋ P 5＋ P 6
F3＝ P 1＋ P 2＋ P 7
P1
P3
P5
P7
P2
P4
P6
图 5 - 21 用可编程与/或阵列实现给定逻辑功能的实例
第五章 数字集成电路系统设计
2. 可编程逻辑器件的输出结构 PLD输出部分的主要作用是提供输出信号的极性选 择， 控制三态输入/输出， 输出信号的寄存与反馈等。 图5 - 22 所示是PLD器件几种常见的输出极性： 同 相输出、 反相输出、 互补输出和可编程极性选择输出。
组合逻辑电路(半加器全加器及逻辑运算)
一种常见的实现方式是使 用异或门实现和S，使用 与门实现进位C。
半加器的性能分析
逻辑级数
半加器的逻辑级数通常较低，因 为它只涉及基本的逻辑运算。
可靠性
半加器的结构简单，因此具有较 高的可靠性。
延迟时间
由于逻辑级数较低，半加器的延 迟时间相对较短。
资源消耗
半加器使用的逻辑门数量相对较 少，因此在资源消耗方面较为经 济。
组合逻辑电路(半加器 全加器及逻辑运算)
• 组合逻辑电路概述 • 半加器原理与设计 • 全加器原理与设计 • 逻辑运算原理与设计 • 组合逻辑电路的分析与设计方法 • 组合逻辑电路在数字系统中的应用
目录
Part
01
组合逻辑电路概述
定义与特点
定义
无记忆性
组合逻辑电路是一种没有记忆功能的数字 电路，其输出仅取决于当前的输入信号， 而与电路过去的状态无关。
比较器
比较两个二进制数的大小关系，根 据比较结果输出相应的信号，可以 使用与门、或门和非门实现。
全加器
在半加器的基础上增加对进位的处理 ，使用与门、或门和异或门实现两个 一位二进制数带进位的加法运算。
多路选择器
根据选择信号的不同，从多个输 入信号中选择一个输出，可以使 用与门、或门和非门实现。
Part
用于实现控制系统的逻辑 控制、数据处理等功能。
Part
02
半加器原理与设计
半加器的基本原理
半加器是一种基本的组合 逻辑电路，用于实现两个 二进制数的加法运算。
它接收两个输入信号A和 B，并产生两个输出信号： 和S以及进位C。
半加器不考虑来自低位的进 位输入，因此只能处理两个 一位二进制数的加法。
组合逻辑电路的应用领域
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CMOS数字集成电路设计
课程设计报告
学 院：
专 业：
班 级：
姓 名：
指导老师：
学 号：
日 期：2013-6-30
一、设计要求
本次设计要求实现一个16位的加法器，通过从前端到后端的设计过程，了
解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对
数字集成电路前端设计的认识。
二、设计思路
基本单元选用复杂cmos电路实现的一位全加器，将16个1位全加器级联
成一个16位全加器。
这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方
便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全
加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级
的输入进位中，最后会导致级联越多，延时越多。由于是初次接触icfb，对版图
还不是太了解，本次试验采用最简单的直接级联形式。
三、电路设计与验证
（一）一位全加器的电路设计与验证
1、原理图设计
图3-1 一位全加器原理图
如图3-1所示，为1位全加器的原理图。其中A、B为两个输入信号也即两
个一位加数，Cin为前一位的进位输入信号，COUT为当前的进位输出信号，S为
和输出信号。
2、生成符号图
图3-2 一位全加器的符号图
如图3-2所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输
入信号A、B、Cin，右侧为输出信号COUT、S
3、测试电路
图3-3 一位全加器的测试电路
如图3-3，为一位全加器的测试电路。
4、波形仿真
图3-4 一位全加器仿真波形
如图3-4所示,为一位全加器的仿真波形图。从图可以看出，仿真波形结果与
真值表相符合。
（二）16位全加器的电路设计与验证
1、原理图设计
图3-5 16位全加器原理图
如图3-5所示，为16位加法器的原理图设计。16位加法器采用16个1位
加法器串联，前一级的输出直接连到下一级的输入。其中A[15:0]、B[15:0]分别
为16位输入信号，Cin为进位输入信号，S[15:0]为输出信号，COUT为进位输出
信号。
2、生成符号图
图3-6 16位全加器的符号图
如图3-6所示，为检查并保存16位全加器原理图后生成的符号图，左侧为
两个16位的输入信号A[15:0]、B[15:0]和进位输入信号Cin，右侧为A[15:0]、B[15:0]
的和输出信号S[15:0]和进位输出信号COUT。
3、测试电路
图3-7 16位全加器的测试电路
如图3-7所示，为16位全加器测试电路。
4、波形仿真
图3-8 关键路径上最大延迟
如图3-8所示，为16位全加器的仿真波形，电路关键路径为从Cin到COUT
的路径，延时为13.98-10.06=3.92ns。
四、版图设计与验证
（一）一位全加器版图设计与验证
1、一位全加器版图设计
图4-1 一位全加器版图
2、一位全加器DRC规则验证
DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4-2所示，
为1位全加器版图的DRC验证结果。从图中可以看出，最后DRC的结果有5个
错误，都是金属密度的错误。这些错误在集成电路前端设计阶段可以忽略。
3、一位全加器LVS验证
图4-3 一位全加器LVS验证结果
LVS检查是为了验证所画的版图和原理图是否匹配。如图4-3所示，为一位
全加器的LVS验证结果，从图中可以看出，1位全加器的版图和原理图匹配，满
足LVS验证。
4、错误及解决方法
1) LVS没通过但显示0个错误提示
由于vdd和gnd标签没有打，或是标签没有用相应的金属层标签来标注。
解决办法：加上vdd!和gnd！用相应的金属标示层标记vdd!与gnd!后即通
过lvs，并注意版图里只能有一个vdd!和gnd！
2) Lvs时cmos管模型不匹配
出现管子模式不匹配的问题，是由于从原理图中提取的netlist网表中的mos
管类型为PM或是NM，而版图中为pmos_3p3和nmos_3p3。将网表中的PM和
NM分别改为pmos_3p3和nmos_3p3即可。
（二）16位全加器版图设计与验证
1、16位全加器版图设计
图4-4 16位全加器版图
2、一位全加器DRC规则验证
如图4-5所示，为16位全加器的DRC验证结果，从图中可以看出16位全加
器的设计满足DRC规则验证。
3、16位全加器LVS验证
图4-6 16位全加器LVS验证结果
如图4-6所示，为16位全加器的LVS验证结果，从图中可以看出，16位全
加器的设计原理图和版图对应，满足LVS验证。
4、 错误及解决方法
1） Lvs时cmos管模型不匹配
出现管子模式不匹配的问题，是由于从原理图中提取的netlist网表中的mos
管类型为PM或是NM，而版图中为pmos_3p3和nmos_3p3。将网表中的PM和
NM分别改为pmos_3p3和nmos_3p3即可。