信号与电源完整性分拆与设计-李玉山SPI培训结业考查题
信号及电源完整性分析与设计
SPI培训结业考查题
西安电子科技大学电路CAD研究所 2010.11
李玉山
1
1. 写出信号带宽BW与上升边RT的关系；写出一 般信号带宽BW与频率f的关系式。 2. 给出传输线特性阻抗Z0公式；如果要求微带线 和带状线的特性阻抗是Z0＝50?，此时线宽w和介质 厚度h和b的比例各是多少？ 3. 什么是介电常数(εr)？给出一般介质中信号传播 材料光速v的公式以及FR4中实际的传播速度。
4. 给出反射系数ρ和传输系数t的计算公式。菊花 链和远端簇布线的要点是什么？这样布线的好处是 什么？在端接匹配中为什么源端匹配比较好？ 5. 近端串扰NEXT和远端串扰FEXT的特点是什 么？带状线有没有远端串扰？为什么？ 6. 什么是耗散因子(δ)？分别写出1盎司铜导线损 耗和介质损耗引起的单位长度衰减αcond 和αdiel 分贝 数的计算公式。
7. 什么是预加重和均衡？Altera工程师提出的预 加重实现方案是什么？ 8. 有哪几种高导磁率(μr)材料？给出几种降低电 磁干扰的设计技术。 9. 用示波器的眼图主要观察什么？用矢量网络分 析仪VNA测量信号网络端口间的参数S11 和S21 各代 表什么？这两个仪器是在时域还是频域进行测量？
10. 设计差分对的要点是什么？给出差分对端接 匹配的π型/T型连接方案和参数值计算公式。 11. PDN作为一个复杂线网结构，可以在频域划 分为哪5个简单的区段？
2010年11月
伯格丁信号完整性-学习笔记
写在前言：作为一个还在layout门口徘徊的小虾米，贸然记录自己的学习想法是可笑的。但每个人并不是出生 就会成为大神。只不过有的人天分好，机遇也把握得当，在相对短的时间内，成为万众瞩目的高手。很可惜本 人天生愚钝，机遇又很差，在毕业后的三年里浑浑噩噩的憧憬自己的人生，做着自己不喜欢的工程，每天跟着 工程队奔波在广阔的祖国大地。不经意在工作的最后阶段接触到PCB设计。对于没有耐心和毅力的我，突然感 觉这才是我的人生方向，因为突然发现在绘制板图的时候，我可以很有耐心的拉扯每一条线，呵呵难道这一条 条显示屏上的线便是我的命运之线么？如饥似渴的读完买回来的书，又囫囵吞枣的大致看了两遍。感觉到一个 人的学习是空虚乏味的，于是想在咱们论坛与各位同我一样，还趴在门缝里仰慕者殿堂中的大神的新手们共同 体会我的学习体会。本人至今自学，没有老师带路，言语中的偏差错误，望各位高手给予我醍醐灌顶的指正。 在此感谢Eric Bogatin 感谢国内的翻译者李玉山、李丽平等，是他们让我趴在SI的门缝，让我有机会一窥我的 成神目标。让论坛记录成神的历程吧！哈哈有些夸口，目标定的太高，大家勿笑。 我的第一本SI教材：Signal integrity:simplified(信号完整性讲义)也是我目前唯一学习过的教材。废话不多说， 直接上酸菜！ 信号完整性问题十个基本准则：前三个为设计理念，后八个为设计思路。 影响研发进度并造成产品产品交货推迟，就是企业付出的最昂贵代价。 体会：在论坛中常常争论，是质量重要还是工期重要！我认为都重要，所有的工程都是一个平衡过程，而不是 单单一种。质量固然重要，但最重要的是适应性，因为整个工业流程中并不仅仅只是画线路板，最终交到消费 者手里才是完整的工艺流程。如果仅仅是为了吹毛求疵而耽误了工期，那么整个工业流程都会耽误。导致产品 上市时间推迟，损失不可计量。但为了赶工期，而设计出不合格的产品，那么只能说设计者能力不够。或者这 家公司没有这个实力在行业内生存。所以我个人认为：一个优秀的设计者最重要的能力是能够把握质量与工期 的平衡关系，在合适的工期内完成满足产品质量。至于大神我估计是在要求的工期内，使产品的质量得到飞跃。 1 b* N* h1 T3 _: k6 X5 U 二：提高高速产品设计效率的关键是：充分利用分析工具来实现准确的性能预测；使用测量手段来验证设计过程、降低风险、提高设计工具的可信度。 体会：还没用过仿真，认为仿真等的作用是提高可信度，降低风险。如果板级设计所留预量足够，可以简单的 用公式计算和经验来代替仿真。 三：将问题实质与表面现象剥离开的唯一可行的途径就是采用经验法则、解析近似、数值仿真或者测量工具来 获得数据。这是工程实践的本质。! B( Y8 p. B ] 体会：没做过仿真，不知道仿真所需时间。依我来看，以上所说应相对应工程的要求，如果所作产品要求不严格，或者裕量很大，最快的方法是采用经验法则。对于裕量在20~5%的可以采用解析近似。此书上大部分公式 及近似值都在10%-5%左右。对于要求更严格的裕量便可采用仿真。裕量大概在2-3%左右。比如DDR等。对于要求更严格的，建模无法满足精度的情况下，即需要直接用测量工具来测量。耗时应该说是逐层递加。 四：信号由信号路径和返回路径构成。一个信号在沿着传输线流动过程中每一时刻都会感受到特性阻抗。如果 瞬态阻抗为常数，则其信号质量将会获得奇迹般的改善。 体会：忘掉覆铜地的概念，在设计初期考虑信号线走向时，就要优先考虑地平面或其他信号返回路径。防止电 路板在绘制完信号线后，突然发现返回的地平面出现“濠”，导致高速信号线需要重新规划。单根传输线最优的 工作方式是点对点，源阻抗=传输线特性阻抗=负载阻抗。在特性阻抗恒定的情况下，Tr保持不变，变的仅仅是 信号的幅值。 不明：在线路规划时，一个芯片N个I/O口，而相对的地引脚很少。按照高速信号线返回路径为靠近信号线理论。岂不是在信号的接收端，N条信号线同时走在同一个GND引脚，便会造成信号返回线之间的串扰了么？这样做假设N条信号线同时工作，便会造成很严重的地弹么？芯片的设计原理是什么？- e. f, k7 @) F# { 五：把接地这一术语忘掉，因为它所造成的问题比用它来解决的问题还多。每一路信号都有返回路径。 体会：个人感觉同上。把接地等同于信号线设计，估计返工的情况大减。不要轻易相信覆铜的威力，覆铜不是 铺设地的万金油。并且不合理的覆铜还会引入其他问题，6 s% x) r; M9 K% z+ M3 r5 c 六：当电压变化时，电容上就有电流流过。对于信号的陡峭边，即使电路的PCB板边缘和悬空导线之间的空气 形成的边缘线电容也可能有很低的阻抗。 体会：电容的原理嘛，两个平行板之间只要有电压差就有电容的存在。电容的作用：隔直通交。会使陡峭的信 号进入别的导线中。Tr小导致两个问题：1.串扰的发生。2：特性阻抗的变化。两个问题都导致信号受干扰。电 容本质上属于一个电压源。. J( e) O2 U. i1 [ 七：电感与通过的电流所产生的磁力线匝数有本质关系。只要电流或者磁力线匝数发生改变，在导线的两端就 会产生电压。这一电压导致了反射噪声、串扰、开关噪声、地弹、轨道塌陷以及EMI。- r' E5 P% G, [: W" }, l 体会：电感并不是电感，而是磁场效应。改变磁场，便会产生阻碍磁场变化的电流。本质上属于一个电流源。 反射噪声原因：特性阻抗发生变化；串扰原因：切割磁力线，产生电流；开关噪声：概念不懂，明天查查。 八：当流经接地回路电感上的电流变化时，在接地回路导线上产生的电压称之为地弹。它是造成开关噪声和 EMI的内部机理。! a! ~1 L4 Q0 Y9 l3 g 体会：所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯
五款信号完整性仿真工具介绍
现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。 （2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。 （3）DF/EMC工具——EMC分析控制工具。 （4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程： 由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规
五款信号完整性仿真分析工具
SI 五款信号完整性仿真工具介绍 （一）Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB 设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，An soft公司的仿真工具能够从三维场求解的角度出发，对PCB 设计的信号完整性问题进行动态仿真。 Ansoft 的信号完整性工具采用一个仿真可解决全部设计问题： Slwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何 数量的过孔和信号引线条构成。仿真结果采用先进的3D 图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿 （二）SPECCTRAQuest Cade nee的工具采用Sun的电源层分析模块: Cade nee Design System 的SpeeetraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI 。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer 可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在
PCB板级信号完整性的仿真及应用
作者简介：曹宇（１９６９－），男，上海人，硕士，工程师． 第６卷第 ６期 ２００６年１２月泰州职业技术学院学报 ＪｏｕｒｎａｌｏｆＴａｉｚｈｏｕＰｏｌｙｔｅｃｈｎｉｃａｌＩｎｓｔｉｔｕｔｅＶｏｌ．６Ｎｏ．６ Ｄｅｃ．２００６摘要：针对高速数字电路印刷电路板的板级信号完整性，分析了ＩＢＩＳ模型在板级信号完整 性分析中的作用。利用ＡＤＳ仿真软件，采用电磁仿真建模和电路瞬态仿真测试了某个 实际电路版图，给出了实际分析结果。 关键词：信号完整性；ＩＢＩＳ；仿真；Ｓ参数 中图分类号：ＴＰ３９１．９文献标识码：Ａ文章编号：１６７１－０１４２（２００６）０６－００３０－０３ 信号完整性（ＳＩ，ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）的概念是针对高速数字信号提出来的。以往的数字产品，其时钟或数据频率在几十兆之内时，信号的上升时间大多在几个纳秒，甚至几十纳秒以上。数字化产品设计工程师关注最多的是“数字设计”保证逻辑正确。随着数字技术的飞速发展，原先只是在集成电路芯片设计中需要考虑的问题［１］在ＰＣＢ板级设计中正在逐步显现出来，并由此提出了信号完整性的概念。 在众多的讲述信号完整性的论文和专著中［２，３］，对信号完整性的描述都是从信号传输过程中可能出现的问题（比如串扰，阻抗匹配，电磁兼容，抖动等）本身来讨论信号完整性，对信号完整性没有一个统一的定义。事实上，信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度，这个还原程度是指在指定的收发参考端口，发送芯片输出处及接收芯片输入处的波形需满足系统设计的要求［４］。 １、板级信号完整性分析 １．１信号完整性分析内容的确定 信号完整性分析工作是一项产品开发全流程工作，从产品设计阶段开始一直延续到产品定型。ＰＣＢ板级设计同样如此。在系统设计阶段，产品还没有进入试制，需要建立相应的系统模型并得到仿真结果以验证设计思想和设计体系正确与否，这个阶段称前仿真；前仿真通过后，产品投入试制，样品出来后再进行相应的测试和仿真，这个阶段称后仿真。假如将每一块ＰＣＢ板视为一个系统，影响这个系统正常工作的信号问题涉及到所有的硬件和软件，包括芯片、封装、ＰＣＢ物理结构、电源及电源传输网络和协议。 对系统所有部分都进行仿真验证是不现实的。应根据系统设计的要求选定部分内容进行测试仿真。本文所提及的“板级信号完整性分析”仅针对芯片引脚和走线的互连状态分析。 当被传输的信号脉冲时间参量（如上升时间、传输时间等）已缩短至和互连线上电磁波传输时间处于同一个量级时，信号在互连线上呈现波动效应，应采用微波传输线或分布电路的模型来对待互连线，从而产生了时延、畸变、回波、相邻线之间的干扰噪声等所谓的“互连效应”［１］。 假设ＰＣＢ板上芯片引脚的输入输出信号都是“干净”的，那么只要考虑互连线路本身的互连效应。事实上，每个芯片引脚在封装时都有其独特的线路特性，这些特性是由其内部的晶体管特性决定的，同样的信号在不同引脚上的传输效率差异很大。因此，在分析信号传输的互连效应时必须考虑芯片内部的电路特性以提取相对准确的电路模型，并在此基础上作进一步的分析。这个模型就是在业界被广泛使用的ＩＢＩＳ模型。 １．２ＩＢＩＳ标准模型的建立 ＰＣＢ板级信号完整性的仿真及应用 曹宇，丁志刚，宗宇伟 （上海计算机软件技术开发中心，上海２０１１１２）
PCB设计与信号完整性仿真
本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远； 三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？ 现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，
但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。 本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。 所有软件全兼容32位和64位系统。 切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！ 希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！ 注：本人也可提供培训服务，面面俱到，形象具体，包会！ 有购买和学习培训兴趣的请联系 QQ:2941392162
于博士信号完整性分析入门(修改)
于博士信号完整性分析入门 于争 博士 https://www.360docs.net/doc/fd16692380.html, for more information,please refer to https://www.360docs.net/doc/fd16692380.html, 电设计网欢迎您
什么是信号完整性? 如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。 在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。 广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。 信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。 下面谈谈几种常见的信号完整性问题。 反射： 图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。 很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的
DDR3信号完整性与电源完整性设计
DesignCon 2011 Signal and Power Integrity for a 1600 Mbps DDR3 PHY in Wirebond Package June Feng, Rambus Inc. [Email: jfeng@https://www.360docs.net/doc/fd16692380.html,] Ralf Schmitt, Rambus Inc. Hai Lan, Rambus Inc. Yi Lu, Rambus Inc.
Abstract A DDR3 interface for a data rate of 1600MHz using a wirebond package and a low-cost system environment typical for consumer electronics products was implemented. In this environment crosstalk and supply noise are serious challenges and have to be carefully optimized to meet the data rate target. We are presenting the signal and power integrity analysis used to optimize the interface design and guarantee reliable system operation at the performance target under high-volume manufacturing conditions. The resulting DDR3 PHY was implemented in a test chip and achieves reliable memory operations at 1600MHz and beyond. Authors Biography June Feng received her MS from University of California at Davis, and BS from Beijing University in China. From 1998 to 2000, she was with Amkor Technology, Chandler, AZ. She was responsible for BGA package substrate modeling and design and PCB characterization. In 2000, she joined Rambus Inc and is currently a senior member of technical staff. She is in charge of performing detailed analysis, modeling, design and characterization in a variety of areas including high-speed, low cost PCB layout and device packaging. Her interests include high-speed interconnects modeling, channel VT budget simulation, power delivery network modeling and high-frequency measurements. Ralf Schmitt received his Ph.D. in Electrical Engineering from the Technical University of Berlin, Germany. Since 2002, he is with Rambus Inc, Los Altos, California, where he is a Senior Manager leading the SI/PI group, responsible for designing, modeling, and implementing Rambus multi-gigahertz signaling technologies. His professional interests include signal integrity, power integrity, clock distribution, and high-speed signaling technologies. Hai Lan is a Senior Member of Technical Staff at Rambus Inc., where he has been working on on-chip power integrity and jitter analysis for multi-gigabit interfaces. He received his Ph.D. in Electrical Engineering from Stanford University, M.S. in Electrical and Computer Engineering from Oregon State University, and B.S. in Electronic Engineering from Tsinghua University in 2006, 2001, and 1999, respectively. His professional interests include design, modeling, and simulation for mixed-signal integrated circuits, substrate noise coupling, power and signal integrity, and high-speed interconnects. Yi Lu is a senior systems engineer at Rambus Inc. He received the B.S. degree in electrical engineer and computer science from U.C. Berkeley in 2002 with honors. In 2004, he received the M.S. degree in electrical engineering from UCLA, where he designed and fabricated a 3D MEMS microdisk optical switch. Since joining Rambus in 2006, he has been a systems engineer designing various memory interfaces including XDR1/2 and DDR2/3.
allegro SI 信号完整性仿真介绍
基于Cadence Allegro SI 16.3的信号完整性仿真 信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。 信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。 反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。 串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于1ns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB 的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。 过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接予以减少或消除。 在Cadence的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在接收和驱动器件的IBIS模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB软件Allegro中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数)。选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。
信号完整性分析
信号完整性背景 信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。
信号完整性含义 信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:
千兆位设备PCB的信号完整性设计
千兆位设备PCB的信号完整性设计 本文主要讨论在千兆位数据传输中需考虑的信号完整性设计问题，同时介绍应用PCB设计工具解决这些问题的方法，如趋肤效应和介质损耗、过孔和连接器的影响、差分信号及布线考虑、电源分配及EMI控制等。 通讯与计算机技术的高速发展使得高速PCB设计进入了千兆位领域，新的高速器件应用使得如此高的速率在背板和单板上的长距离传输成为可能，但与此同时，PCB设计中的信号完整性问题(SI)、电源完整性以及电磁兼容方面的问题也更加突出。 信号完整性是指信号在信号线上传输的质量，主要问题包括反射、振荡、时序、地弹和串扰等。信号完整性差不是由某个单一因素导致，而是板级设计中多种因素共同引起。在千兆位设备的PCB板设计中，一个好的信号完整性设计要求工程师全面考虑器件、传输线互联方案、电源分配以及EMC方面的问题。 高速PCB设计EDA工具已经从单纯的仿真验证发展到设计和验证相结合，帮助设计者在设计早期设定规则以避免错误而不是在设计后期发现问题。随着数据速率越来越高设计越来越复杂，高速PCB系统分析工具变得更加必要，这些工具包括时序分析、信号完整性分析、设计空间参数扫描分析、EMC设计、电源系统稳定性分析等。这里我们将着重讨论在千兆位设备PCB设计中信号完整性分析应考虑的一些问题。 高速器件与器件模型 尽管千兆位发送与接收元器件供应商会提供有关芯片的设计资料，但是器件供应商对于新器件信号完整性的了解也存在一个过程，这样器件供应商给出的设计指南可能并不成熟，还有就是器件供应商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则会非常困难。所以就需要信号完整性工程师运用仿真分析工具对供应商的约束规则和实际设计进行分析，考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则。因此，千兆位信号的精确仿真分析变得十分重要，而器件模型在信号完整性分析工作中的作用也越来越得到重视。 元器件模型通常包括IBIS模型和Spice模型。由于板级仿真只关心输出管脚经过互联系统到输入管脚的信号响应，同时IC厂家不希望泄漏器件内部详细的电路信息，且晶体管级Spice模型仿真时间通常难以忍受，所以IBIS模型在高速PCB设计领域逐渐被越来越多的器件厂家和信号完整性工程师所接受。 对于千兆位设备PCB系统的仿真，工程师经常会对IBIS模型的精确性提出质疑。当器件工作在晶体管的饱和与截止区时，IBIS模型缺乏足够详细的信息来描述，在瞬态响应的非线性区域，用IBIS模型仿真的结果不能像晶体管级模型那样产生精确的响应信息。然而，对于ECL类型器件，可以得到和晶体管级模型仿真结果很吻合的IBIS模型，原因很简单，ECL驱动器工作在晶体管的线性区域，输出波形更接近于理想的波形，按IBIS标准可以得到较为精确的IBIS模型。 随着数据传输速率提高，在ECL技术基础上发展起来的差分器件得到很大发展。LVDS标准和CML等使得千兆位信号传输成为可能。从上面的讨论可知，由于电路结构和相应的差分技术应用，IBIS标准仍然适用于千兆位系统的设计。已发表的一些IBIS模型在2.5Gbps LVDS 和CML设计中的应用文章也证明了这一点。 由于IBIS模型不适用于描述有源电路，对于许多有预加重电路进行损耗补偿的Gbps器件，IBIS模型并不合适。因此，在千兆位系统设计中，IBIS模型只有在下列情况下才可以有效工作： 1．差分器件工作在放大区(线性V-I曲线) 2．器件没有有源预加重电路
信号完整性之初识信号反射
信号完整性之初识信号反射 版本号更改描述更改人日期 1.0 第一次撰稿 eco 2013-10-19 E-mial：zhongweidianzikeji@https://www.360docs.net/doc/fd16692380.html, QQ：2970904654 反射产生的原因 在《和信号完整性有关的几个概念》中我们已经简单的介绍了“反射”这厮。在下认为 “信号反射”在电路中是不可避免的，不论是高速电路还是低速电路。而我们只能用一些办 法去优化电路，去优化PCB的布局布线，从而降低反射的大小或者在信号反射时避免对电 路的操作。 为什么信号反射无法完全消除，在高速和低速电路中都会存在，在下鄙见如下： V = 3x10^8 / sqrξ 式1 其中：V是带状线中信号传播的速度（m/s），3x10^8是光速(m/s)，ξ是介电常数。 由式1可知，信号的传播速度只与物质的介电常数有关，在基材相同的情况下，不论在 高速电路中还是在低速电路中信号都会以相同的速度传播。在基材为FR4的电路板中，介 电常数ξ一般为4左右，由式1我们可以计算出信号的传播速度V = 3x10^8 / sqr(4) = 1.5x10^8 m/s,转换单位后约为6in/ns，这就是为什么很多资料上喊信号在FR4材料中的传 播速度为6in/ns（注：1mil = 0.0254mm； 1inch = 25.4mm。对于这个单位转化，感兴趣 的人一定要自己计算计算，享受过程可以让你更快乐更智慧哦）。1.5x10^8 m/s（6in/ns） 速度极快了吧，设想山间小溪，小溪中的水流以1.5x10^8 m/s流动，流动中突遇一石头便 会荡起无数涟漪，迸射无数水花。溪中这块石头意味着阻抗失配。综上所述，我们姑且把这 水流现象近似看作电路中的信号反射。 为了给大家一个直观的感受，在下从网上找了两张图片，见图1、图2。很多时候有些 东西是说不清道不明的，关键看大家如何去想，如何去悟。我建议大家应该看着这个水流冥 想一下。 图1 这就是电流
五款信号完整性仿真分析工具
SI五款信号完整性仿真工具介绍 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在
100条使信号完整性问题最小化的通用设计原则
A. A.1一个网络中质量问题的最小化 策略——保持信号在整个路径中感受到的瞬态阻抗不变。 设计原则： 1、使用可控阻抗布线。 2、理想情况下，所有的信号应使用地电压平面作为参考平面。 3、如果使用不同的电压平面作为参考平面，则这些平面之间必须是紧耦合。为此，用最薄的介质材料将不同的电压平面隔开，并使用多个电感量晓得去耦合电容。 4、使用2D场求解计算给定特性阻抗的层叠设计规则，其中包括阻焊层和布线厚度的影响。 5、在点到点拓扑结构中，无论单向的还是双向的，都要使用串联端接策略。 6、在多点总线中要端接总线上的所有节点 7、保持桩线的时延小于最快信号的上升时间的20%。 8、终端电阻应尽可能接近峰壮焊盘。 9、如果10PF电容的影响不要紧，就不用担心拐点的影响。 10、每个信号都必须有返回路径，它位于信号路径的下方，其宽度至少是信号线宽的3倍。 11、即使信号路径布线绕道进行，也不要跨越返回路径上的突变处。 12、避免在信号路径中使用电器性能变化的布线。 13、保持非均匀区域尽量短。 14、在上升时间小于1NS的系统中，不要使用轴向引脚电阻，应使用SMT电阻并使其回路电感最小。 15、当上升时间小于150PS时，尽可能减小终端SMT电阻的回路电感，或者采用集成电阻以及嵌入式电阻。 16、过孔通常呈容性，减小捕获焊盘和增加反焊盘出沙孔的直径可以减小过孔的影响。 17、可以考虑给低成本线接头的焊盘增加一小电容来补偿它的高电感。 18、在布线时，使所有差对的差分阻抗为一常量。 19、在差分中尽量避免不对称性，所有部线都应该如此。 20、如果差分对中的线间距发生改变，也应该调整线宽来保持差分阻抗不变。 21、如果在差分对的一跟线上添加一根延时线，则应添加到布线的起始端附近，并且要将这一区域内的线条间进行耦合。 22、只要能保持差分阻抗不变，我们可以改变差分对紧耦合状态。 23、一般来说，在实际中应尽量视差分对紧耦合。 24、在决定到底采用边缘耦核差分还是侧向耦合差分对时，应考虑布线的密度、电路板的厚度等制约条件，以及销售厂家对叠层厚度的控制能力。如果作得比较好，他们是等效的。 25、对于所有的板级差分对，平面上存在很大的返回电流，所以要尽量避免返路径中的所有突变。如果有突变，对差分对中的每条线要做同样的处理。 26、如果接收器的共模抑制比很低，就要考虑端接共模信号。端接共模信号并不能消除共模信号，只是减小它的振铃。 27、如果损耗很严重，应使用尽可能宽的信号线，不要使用小于5MIL的布线。 28、如果损耗很严重，应使布线尽量短。 29、如果损耗很严重，尽量做到使容性突变最小化。 30、如果损耗很严重，设计信号过孔使其具有50欧姆的阻抗，这样做意味着可以尽