基于SOC的SDRAM控制器的分析与设计

２００７耳第１２期　中图分类号：ＴＰ３３１　文献标识码：Ａ　文章编号：１００９—２５５２（２０Ｏｒ７）１２—００８１—０３　

基于ＳＯＣ的ＳＤＲＡＭ控制器的分析与设计　

李　瑞，赵建明，冀力强　（电子科技大学微电子与固体电子学院，成都６１００５４）　摘　要：介绍了ＳＤＲＡＭ的内部结构和工作原理，根据时序参数对存取速度的影响，利用优化的状　态机对核心控制模块进行设计，减小了存取延时。并通过对波形的仿真，验证了设计的正确性。　关键词：ＳＤＲＡＭ；状态机；内存控制器　

Ａｎａｌｙｓｉｓ　ａｎｄ　ｄｅｓｉｇｎ　ｏｆ　ＳＤＲＡＭ　ｃｏｎｔｒｏｌｌｅｒ　ｂａｓｅｄ　ｏｎ　ＳＯＣ　ＬＩ　Ｒｕｉ，ＺＨＡ０　Ｊｉａｎ—ｍｉｎｇ，ＪＩ　Ｌｉ—ｑｉａｎｇ　（Ｓｃｈｏｏｌ　ｏｆ　Ｍｉｃｒｏｄｅｃｔｒｏｎｉｃ　ａｎｄ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ，Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　ｏｆ　Ｃｈｉｎａ，Ｃｈｅｎｇｄｕ　６１００５４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｉｓ　ｐａｐｅｒ　ｉｎｔｒｏｄｕｃｅｓ　ｔｈｅ　ｐｒｉｎｃｉｐｌｅ　ａｎｄ　ｉｎｔｅｒｎａｌ　ｓｔｒｕｃｔｕｒｅ　ｏｆ　ＳＤＲＡＭ．Ａｃｃｏｒｄｉｎｇ　ｔｏ　ｔｈｅ　ｔｉｍｉｎｇ　ｐａｒａｍｅｒｅｒ’Ｓ　ｉｎｆｌｕｅｎｃｅ　ｏｎ　ｔｈｅ　ａｃｃｅｓｓ　ｒａｔｅ，ｉｔ　ｕｓｅ　ｏｐｔｉｍｉｚｅｄ　ＦＳＭ　ｔｏ　ｄｅｓｉｇｎ　ｔｈｅ　ｃｏｒｅ　ｏｆ　ｍｅｍｏｒｙ　ｃｏｎｔｒｏｌｌｅｒ．Ｔｈｅ　ｅｘｐｅｒｉｍｅｎｔｓ　ｃｏｎｆｉｌＴＩｌ　ｔｈｅ　ｔｍｅ　ｏｆ　ｔｈｅ　ｄｅｓｉｇｎ　ｂｙ　ｗａｖｅ　ｅｍｕｌａｔｏｒ．　Ｋｅｙ　ｗｏｒｄｓ：ＳＤＲＡＭ；ＦＳＭ；ｍｅｍｏ￣ｃｏｎｔｒｏｌｌｅｒ　

０　引言　随着半导体工艺和集成电路技术的不断进步，处　理器和缓存技术也得到了长足的发展。一个系统中　集成两个甚至多个处理器已经成为可能，计算机系统　的性能日益受到存储系统的制约，设计实现高效的存　储控制器已成为改善系统性能的关键。面对ＳＤＲＡＭ　存储设备复杂的控制逻辑，本文首先对ＳＤＲＡＭ的内　部结构和工作原理进行了分析，在此基础上从其内部　时序参数对系统性能制约的角度出发，着重对控制器　内部结构进行优化，以避开传统控制器复杂的状态设　置，采用优化后的状态机对核心控制模块进行设计，　最后给出仿真结果，验证了设计的正确性。　１　ＳＤＲＡＭ的内部结构和工作机制　同步动态随机存储器（Ｓｙｎｃｈｉ＇ｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ￣）是一种目前被广泛采用的数　据存储器，它在外部同步时钟信号控制下完成数据　的读出和写入。具有容量大、速度快但控制相对复　杂¨Ｊ的特点。其内部结构图　如图１所示。　ＤＲＡＭ单元的逻辑状态取决于存储电容的状　态，由于电容不能持久地存储电荷，这就决定了内存　不但要定时刷新，而且每次读操作之后也要刷新一　次，执行一次回写操作。有多个ＤＲＡＭ单元组成的　存储阵列ｂａｎｋ结构如图２所示。　

列　缓　冲　器　

行地址线　列　地　土Ⅱ：　线　

存储电容　

图１　ＤＲＡＭ的基本单元　行缓冲器　

图２　ｂａｎｋ的内部结卡句　在实际的ＳＤＲＡＭ器件里，由于工艺和封装技　术的制约，最多可以包含４块这样的ｂａｎｋ结构，因　

收稿日期：２ｏｏ７—０７—１０　作者简介：李瑞（１９８２一），女，硕士研究生，主要研究方向为深亚微　米高速集成电路的分析与设计。　

一８ｌ一　

维普资讯 http://www.cqvip.com 此寻址操作中在确定　叶选信号之后要进＿步对　ｂａｎｋ进行选择（通过ｂａｎｋ选择信号ｂａ１，ｂａ０），然后　再在这个选定的ｂａｎｋ中根据外部的控制信号ＲＡＳ　（行地址选通脉冲）和ｃＡｓ（列地址选通脉冲）来触发　相应的行列选通电路。　为了使ＳＤＲＡＭ在外部时钟控制下正确工作，　其控制命令必须满足内部参数的约束，全部技术要　涉及到２０多个时序参数，其中有三个参数对　ＳＤＲＡＭ的性能影响至关重要，即Ｔｒｃｄ，ＣＬ，　。　Ｔｒｃｄ决定了行寻址（有效）至列寻址（读／写命令）之　间的时间间隔；ＣＬ决定了列寻址到数据真正被读取　所花费的时间；　则决定了ｂａｎｋ中不同工作行转　换的速度。下面将通过对不同情况下的分析，来设　计优化的ＳＤＲＡＭ控制器以减少其对读／写时延的影　响，提高其响应速度。　’　访问ＳＤＲＡＭ存储器主要有以下几种情况：　（１）页面命中。如果ＳＤＲＡＭ内部行锁存器中已　经保存一部分行地址，与当前需要访问的数据在同　一行中，那么读／写数据不需要等待传感器进行变换　称为页面击中，ＲＡＳ到ＣＡＳ延迟时间Ｔｒｃｄ为零。只　需要经过ｃＬ延迟就能在内存缓冲中调入正确数　据。这是最理想的情况，所需的延时最小。　（２）页面失效。如果ＳＤＲＡＭ内部行锁存器中未　保存任何行地址，请求的ｂａｎｋ的行地址不是处于打　开的状态，这就叫做页面失效。需要经过Ｔｒｃｄ的时　间延迟才能激活要访问的行，图３为页面失效时的　时序图，Ｔｒｃｄ＝２。读／写数据（与页面击中相比）将增　加Ｔｒｃｄ的延时。　＼，＿厂一＼／一　＿厂］　厂］厂—　／——　丛一　Ｌ一　Ｌ——　Ｌ一　Ｌ—一　Ｌ…／ｔ…一　ｒ—矗－一————————————、，———、　———］ｒ——一　‘　ｌＡｃｌ　ｌＲｅ　Ｌ　一／Ｌ——一——一　Ｌ　Ｌ—　Ｌ—　Ａ　■～Ｒｏｗ一——　＿一百一～　卜｝＿‘一　×　、、　．．，．一一——　…——．——————．——　—　．．　．　．　—．／、、．．一————　３　１　１　总幽　（３）页面重新转换。如果ＳＤＲＡＭ内部已经保存　某ｂａｎｋ的某一行地址，而当前请求的数据位于不同　的行地址称为页面重新转换。这种情况下，灵敏放　大器需要首先回写旧的行地址，然后再激活新的行　地址。回写旧的行地址所占用的时间即　，如图４　所示。再激活新的行地址所占用的时间为Ｔｒｃｄ。读　／写数据延时（与页面击中相比）增加Ｔｒｃｄ＋Ｔｒｐ，这　是最坏的情况。　在以上三种最常见情况的分析中，为使延时最　一Ｒ　一　。　二：　Ｘ二　【１ｌｌ　二　二　）（、　．．．．　、　．．　．．——　．　．．　．　．．．．　．．一　．．．—。／、　．．．—　，、　．—．　／＼＿－一　：　＜　Ａ　、！：＝＿　——＿＜　！：　１　８　０．ｎ，　——一　盼　—弋　一…一…一　、　！　Ｉ　．．．Ｌ　／Ｉ｛．ｒ　．．．．．　．．　．．．．．．．．．　．．．一　－．■．．．．．　．．．　．．．　．——　——一］ｒＩ…　４　不蒽图　小，达到最理想的情况，即尽量避免Ｔｒｃｄ和１　造成　的影响。Ｔｒｃｄ的延时在连续读／写操作中可以减小　为零，为了减小　的影响，可以在对控制器的状态　机设计中进行优化，即每当完成一次读，写操作后都　执行一次ＰＲＥＣＨＡＲＧＥ命令，然后再回到空闲状态。　这样页面重新转换的延时１　在一次具体的存取访　问中将减少为零。　２　ＳＤＲＡＭ控制器的设计　控制器的主要作用是屏蔽掉ＳＤＲＡＭ严格的状　态机管理和刷新操作，以提供一个快速简单且使用　灵活的连续存储器接口，通过对ＣＭＤ［２：０］的命令　字和ＡＤＤＲ端的地址进行解析，产生相应的ＳＤＲＡＭ　的控制时序’，完成初始化、自动定时刷新、存储单元　地址管理、数据读写访问等操作。　由于传统ＳＤＲＡＭ控制器的设计多存在结构划　分紊乱，功能模块之间接口信号纷繁芜杂等原因，导　致后续设计的工作量和难度加大。在深刻分析　ＳＤＲＡＭ工作原理的基础上，本项目着重对ＳＤＲＡＭ　控制器进行结构重组，形成功能清晰，结构明了的三　大模块：控制接口模块、命令模块和数据通道模块。　同时采用优化后的状态机对其进行设计，提高了其　访问速度。图５为ＳＤＲＡＭ控制器的结构框图。　

５　ＳＤＩＬ￣Ｍ控制器结构框图　控制接口模块由命令接口模块和刷新控制模块　组成。命令接口模块主要负责对系统发出的命令　ＣＭＤＥ２：０１进行译码产生相应的请求信号，刷新请求模　块主要产生定期的刷新请求信号，通过［ＤＡＤ—ＭＯＤＥ　

维普资讯 http://www.cqvip.com 中的寄存器置人计数初值，由减法计数器产生周期　性的刷新请求信号。　命令模块由仲裁器和命令产生模块组成。仲裁　器通过优先级仲裁对命令接口模块和刷新控制模块　的请求信号进行仲裁，在同一时间内刷新控制模块　的请求信号优先级最高。命令生成模块接受仲裁器　的仲裁结果来触发内部状态机的状态转换，同时根　据ＳＤｔＬａ，Ｍ的时序参数和工作模式产生相应的时序　控制信号到ＳＤＲＡＭ。命令生成模块由内部包含一　个有限状态机的控制命令产生模块、移位寄存器时　序命令产生模块和地址复用模块三部分构成。结构　框图如图６所示，其中对控制命令产生模块的有限　状态机　按照图７所示流程图进行设计。采用　读／写后自动预充电技术，与传统的控制器状态机设　置相比，在返回空闲状态之前插入了预充电操作，消　除了页面重新转换情况的出现，因此在一次具体的　访问操作中Ｔｒｐ为零。　

罔６命令模块的结构框图　ＳＤＲＡＭ的时序参数ＣＬ，Ｔｒｃｄ等时序参数，以及　突发传输长度ＢＬ和刷新周期的设置都通过初始化　装载到相应的寄存器中，下文将简单介绍ＳＤＲＡＭ　控制器的初始化过程。ＳＤＲＡＭ控制器在上电复位　后其初始化过程如下：　（１）设定刷新定时器（ｒｅｆｒｅｓｈ　ｔｉｍｅｒ）的预分频参　数，它决定刷新定时器的输入频率（ｉｎｐｕｔ　ｃｌｏｃｋ）。　（２）设定刷新定时器的计时时问的长度（或刷新速　度）。亦即设定刷新ＳＤＲＡＭ暂存内容的时间间隔。当　此时问终了时，内存控制器自动发出刷新请求。　（３）设定基准地址（ｂａｓｅ　ａｄｄｒｅｓｓ），大多数的ＳＯＣ　都是采用多任务式的架构，使用不同种类的内存，不　同的数据端口大小共享使用相同的总线，内存控制　器必须根据基准地址，来和目前所要存取的地址作　比较，确定目前要和那一种内存进行存取操作。　（４）设定存取模式。设定ＳＤＲＡＭ的大小、单一一　ＳＤＲ　ＸＭ　ｂａｎｋ的数目、行起始地址位、行地址线的数　目，分页模式等参数。　

图７优化后的状态机流程　（５）执行ＳＤＲＡＭ的初始化程序。①对所有的　ｂａｎｋ执行一次ｐｒｅｃｈａｒｇｅ命令一次。②执行ＣＢＲ　ｒｅｆｒｅｓｈ命令一次。③执行模式寄存器写命令一次。　④启动刷新服务，让ＳＤＲＡＭ进入正常作业状态。　其初始化过程的仿真波形如图８所示：　

图８　ＳＤＲＡＭ控制器初始化仿真波形　采用８Ｍ的ＳＤＲＡＭ的存储器的行为模型，对其　读写操作进行仿真，验证其结果符合设计的预期结　果。图９为其进行突发写的仿真波形，图１０为　ＳＤＲＡＭ控制器实发读仿真波形。　

图９　ＳＤ【认Ｍ控制器突发写仿真波形　（下转第８９页）　一８３—