时序逻辑电路的分析与设计
时序逻辑电路设计与分析(完整电子教案)
图8.20具有异步控制端的同步触发器
【训练与提高】
制作一个时钟电路中的分钟校时电路。
工作原理：时钟电路中的分钟校时电路有按键控制，按键按一次（阐述有效信号，打开门电路），门电路输出将改变N次状态，其中N此变化（变化快门）由输入的时钟信号决定。同时该电路中具有秒钟输入信号。其参考电路如下图8.21所示。试搭建调试电路，分析其工作过程。
时序逻辑电路设计与分析（完整电子教案）
8.
触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。
三、RS触发器在机械开关去抖上的应用
通常按键开关为机械弹性开关，当机械触点断开、闭合时，电压信号小型如图8.6。由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。这是一个很重要的时间参数，在很多场合都要用到。
【训练与提高】
搭建2组按键去抖动电路，并用示波器观察输出结果。
8.
【项目任务】
测试如下电路，改变A、B状态，观察LED1和LED2的变化，并建立真值表。
图8.8测试电路(multisim)
【信息单】
基本RS触发器属于无时钟触发器，触发器状态的变换由 、 端输入信号直接控制。在实际工作中，触发器的工作状态不仅由输入决定，而且还要求触发器按一定的节拍翻转，为此需要加入一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。带有时钟信号的触发器叫时钟触发器，又称同步触发器。
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
时序逻辑电路的设计方法
时序逻辑电路的设计方法时序逻辑电路是一类通过内部的记忆元件来实现存储功能的数字电路，它能够根据输入信号的时序变化来决定输出信号的状态。
常见的时序逻辑电路包括时钟发生器、时钟分配器、触发器、计数器等。
在设计时序逻辑电路时，需要考虑到电路的功能要求、时序要求、稳定性和可靠性。
本文将介绍时序逻辑电路的设计方法。
1.确定功能要求：首先需要明确时序逻辑电路的功能要求，即输入信号和输出信号之间的逻辑关系。
可以通过真值表、状态转换图、状态方程等方式进行描述。
根据功能要求，可以确定电路中需要使用到的逻辑门、触发器等元件。
2.确定时序要求：在时序逻辑电路中，输入信号的变化必须满足一定的时序要求，通常需要使用时钟信号来进行同步控制。
时钟信号是一个周期性的信号，控制电路在时钟的上升沿或下降沿进行状态的改变。
时序要求还包括时序逻辑电路在不同输入组合下的稳态和状态转换时的时间要求。
3.设计电路结构：根据功能要求和时序要求，可以确定时序逻辑电路的整体结构。
电路结构的设计包括将逻辑元件(例如逻辑门、触发器)按照特定的方式连接起来，以实现所需的功能。
常见的电路结构包括级联结构、并行结构、环形结构等。
4.选择逻辑元件：根据电路的功能和时序要求，选择合适的逻辑元件来实现电路的功能。
常见的逻辑元件包括与门、或门、非门、异或门等。
触发器是时序逻辑电路的核心元件，常用的触发器包括D触发器、JK触发器、T触发器等。
5.进行逻辑功能实现：将所选择的逻辑元件按照电路结构进行连接，并完成时序逻辑电路的逻辑功能实现。
这一步可以使用绘图工具进行电路图的绘制，也可以通过硬件描述语言(HDL)进行电路的逻辑设计。
6.时序优化：对设计的时序逻辑电路进行时序优化。
时序优化可以通过调整逻辑元件的连接方式、引入时序优化电路等方式来提高电路的性能和可靠性。
时序优化的目标是尽可能满足时序要求，减少信号传输延迟和功耗。
7.进行电路仿真和验证：对设计的时序逻辑电路进行仿真和验证。
时序逻辑电路的设计与实现
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
时序逻辑电路的分析和设计
莫尔型同步时序 电路。 2. 写出各触发器 的驱动方程。
n J 0 K 0 Q2
1J ＞C ＞C1
1 1K
1J
Q1 &
≥1 1J
FF2
Q2
1J ＞C ＞C1
1 1K
1J ＞C1 ＞C
1 1K Q2
输 入 信 号
1K
1K
Y0 A1 74139Y1 A0 Y2 Y3
n n n n n Q0 1 Q2 Q0 Q2 Q0
n n Q1n1 Q0 Q1n Q0 Q1n
n n n n n n Q2 1 (Q1nQ0 Q2 )Q n Q1nQ0 Q2 Q2 2
n n n n n Q2 1 Q1nQ0 Q n Q1nQ0 Q2 Q2 2
Q
n
=1
1
Y=Q2Q1
n 1 1J 1J
n Q2 1
n 1 Q 1K Q2 1 X1K Q1n Q Q2 1X Q1 Q n 2 3.求出电路状态方程。 & n
1 2
＞C ＞C1
＞C ＞C1
输 出 信 号 n
Qn1 JQ n KQn ＞C
1J
Q2
n 1
n n X Q1 Q2
Q Q
1
1 0
n +1 1
3
第六章
1、组合电路：
概
述
时序逻辑电路是数字逻辑电路的重要组成部分。 逻辑电路可分为 两大类：
由若干逻辑门组成，电路不具记忆能力。 电路的输出仅仅与当时的输入有关。
2、时序电路：
延迟元件或触发器
存储电路，因而具有记忆能力。 电路的输出不仅与当时的输入有关，而且 还与电路原来的状态有关。
时序逻辑电路的分析方法
序逻辑电路则把 CP 信号作为一个变量来处理。 3.用已有的数器。当 M 》N 时，用 1 片 M 进制计数器采取反馈清零法或反馈置数法跳过 M-N 个 状态，而得到 N 进制计数器。当 M 《N 时，用多片 M 进制计数器组合起 来，构成 N 进制计数器，各级之间的连接方式可分为并行进位、串行进位、 整体反馈清零和整体反馈置数等几种方式。
时序逻辑电路的分析方法
时序逻辑电路基本分析步骤： 1、写方程式 （1）输出方程。时序逻辑电路的输出逻辑表达式，它通常为现态的 函数。 （2）驱动方程。各触发器输入端的逻辑表达式。 （3）状态方程。将驱动方程代入相应触发器的特性方程中，便得到 该触发器的次态方程。时序逻辑电路的状态方程由各触发器次态的逻辑表达 式组成。 2、列状态转换真值表 将外输入信号和现态作为输入，次态和输出作为输出，列出状态转换 真值表。
3、逻辑功能的说明 根据状态转换真值表来说明电路的逻辑功能。 4、画状态转换图和时序图 状态转换图：电路由现态转换到次态的示意图。 时序图：在时钟脉冲 CP 作用下，各触发器状态变化的波形图。 时序逻辑电路的设计： 1.时序电路的设计是根据要求实现其逻辑功能，先作出原始状态图或 原始状态表，然后进行状态化简（状态合并）和状态编码（状态分配），再求 出所选触发器的驱动方程、时序电路的状态方程和输出方程，最后画出设计 好的逻辑电路图。 2.在设计同步时序逻辑电路时，把 CP 信号作逻辑 1 处理，对异步时
数字电子技术 时序逻辑电路的分析与设计 国家精品课程课件
《数字电子技术》精品课程——第6章
FF0
FF1
1J
Q0 1J
Q1
时序逻辑电路的分析与设计
&Z
FF2
1J
Q2
C1
C1
C1
1K
1K
1K
Q0
Q1
Q2
CP
➢驱动方程：
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
简化状态图（表）中各个状态。 （4）选择触发器的类型。
（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。
（6）根据输出方程和驱动方程画出逻辑图。
返回 （7）检查电路能否自启动。
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
2．同步计数器的设计举例
驱动方程： T1 = X T2 = XQ1n
输出方程: Z= XQ2nQ1n
（米利型）
2.写状态方程
T触发器的特性 方程为：
Qn1 TQn TQn
Q 1nQ1QX21nn TX1QQ1n1nXTQX11nQ1n X Q1n
Q1n
Qn1 2
T2 Q2n
T2Qn2
T Q n 将T1、 T2代入则得X到Q两1n Q2n XQ1nQn2
0T1 = X0 0 0 0 0 0
0
求T1、T2、Z
0T2
0
=ZX=01QX1nQ10 2nQ010n
0 0
0 1
1 0
0 0
由状态方程
求Q2n+1 、 Q1n+1
数字电路与逻辑 第6章
CP 1 2 3 4 5 6 7 8 9
A 111100000
Q1 0 1 1 0 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0
n 1 1
Q1n1 1 1 0 0 0 1 1 0 0
Q0n1 1 y0n211 0 1 0 1 0 1
状态表
现态 y1n次1态 Q1n1 Q0n1
yn2 1
器的逻辑功能及其应用； 5. 了解时序可编程器件。
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6.1 时序逻辑电路基本概念 6.1.1 时序逻辑电路模型与分类
1. 时序电路的模型
时序逻辑电路由进行逻 辑运算的组合电路和起 记忆作用的存储电路组 成。电路模型如图。
输入信号 I，I=( I1，I2，···，Ii )
触发器或锁存器构成
其余五个状态为无效状态。 无论电路的初始能力称为自启动能力。
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6.2 同步时序电路分析
6.2.2 同步时序逻辑电路分析举例
例6.2.3 根据状态图画出时序图
4. 确定其逻辑功能 由状态图可见，电路的有 效状态是三位循环码；
输出信号 O，O=( O1，O2，···，Oj )
激励信号 E，E=( E1，E2，···，Ek ) ——存储电路的输入信号
状态信号 S，S=( S1，S2，···，Sm ) ——存储电路的输出信号
输出方程组： O=f ( I，S) ——输出信号是输入I与状态S的函数
激励方程组： E= g ( I，S) ——激励信号是输入I与状态S的函数
Z↑借位操作
Z↓进位操作
4. 确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出
Z作为进位或借位操作。
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6.2 同步时序电路分析
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6 时序逻辑电路的分析与设计6.1.2 已知状态表如表题6.1.2所示，试作出相应的状态图。
表题 6.1.2次态/输出Z 1现态 X 2X 1=00 X 2X 1=01 X 2X 1=11X 2X 1=10 输出Z 2S 0S 1S 2S 3S 0/0 S 1/0 S 2/0 S 3/0S 1/0 S 2/1 S 1/0 S 0/1S 2/1 S 0/0 S 3/0 S 2/0S 3/0 S 3/1 S 3/0 S 2/01 1 1 1解：根据表题 6.1.2所示的状态表，作出对应的状态图，如图题解 6.1.2所示。
6.1.6 已知某时序电路的状态表如表题6.1.6所示，试画出它的状态图。
如果电路的初始状态在S 2，输入信号依次是0、1、0、1、1、1、1，试求其相应的输出。
表题 6.1.6解：根据表题 6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解 6.1.6a所示。
当从初态S 2开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解 6.1.6b所示的顺序改变状态，因而其相应的输出为1、0、1、0、1、0、1。
6.1.7 已知某同步时序电路含有两个正边沿D 触发器，其驱动方程、输出方程为nnnn Q Z Q X X D Q X Q X X X D 102110201210=⊕⊕=++=输入信号的波形如图题 6.1.7所示，设电路的初始状态为00，试画出Q 1、Q 0的波形，并分析其逻辑功能。
解：因为该同步时序电路中用的是D 触发器，故其状态方程为nn n n n Q X X D Q Q X Q X X X D Q 021111020121010⊕⊕==++==++输出方程为n Q Z 1=由状态方程和输出方程可画出该电路的状态表，如表题解 6.1.7所示，状态图如图题解6.1.7a所示。
Q 1、Q 0的波形如图题解 6.1.7b所示。
由图题解 6.1.7b 所示的波形图可以看出，该同步时序电路实现了串行加法器的逻辑功能。
是一个全加器，其中是和数，是进位信号。
11+n Q 11+n Q 表题解 6.1.701 10 1110/0 00/1 10/101/0 10/1 01/101/0 10/1 01/111/0 01/1 11/16.2.1 试分析图题 6.2.1a 所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出在图题 6.2.1b 所示波形作用下，Q 和Z 的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为nnn XQ Z Q X Q =⊕=+1其状态表如表题解 6.2.1所示，状态图如图题解 6.2.1a 所示，Q 和Z的波形图如图题解 6.2.1b 所示。
表题解 6.2.16.2.2 试分析图题 6.2.2a 所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，画出在图题 6.2.2b 所示波形作用下，Q 和Z 的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为nn n n n n n n n nn n Q X z X XQ X Q Q X XQ Q Q X Q X Q Z Q Z Q ⊕==+=+++=+=+)()(1其状态表如表题解 6.2.2所示，状态图如图题解 6.2.2a 所示，Q 和Z 的波形图如图题解 6.2.2b 所示。
表题解 6.2.26．2．5 分析图题 6.2.5所示同步时序电路，写出各触发器的驱动方程，电路的状态方程和输出方程，画出状态表和状态图。
解：由图题 6.2.5所示电路可写出各触发器的驱动方程分别为n n n Q XQ J XQ J X J 102010===12110===K XK XQ K n该电路的状态方程为)()(0101010011101121012n n n n n n n n n n n n n n n n Q X Q XQ X Q Q Q X XQ Q XQ Q Q Q Q X Q +=+=+=+==+++输出方程为nQ X Z 2=根据状态方程和输出方程画出该电路的状态表，如表题解 6.2.5所示，状态图如图题第 6.2.5所示。
表题解 6.2.56．2．8 分析图题 6.2.8所示时序电路。
1．写出各触发器CP 信号的方程和驱动方程； 2．写出电路的状态方程和输出方程； 3．画出状态表及状态图；4．画出电路的时序图。
图题 6.2.8解：各触发器时钟信号的表达式分别为CP CP CP ==10 （上升沿触发） 02Q CP =（上升沿触发）各触发器的驱动方程分别为12202110====K J Q Q J Q J n n n1110==K K该电路的状态方程和输出方程分别为n n Q Q 212=+（Q 0由0→1时此式有效） n n n n Q Q Q Q 01211=+（CP 上升沿到来时此式有效） n n n Q Q Q 0110=+（CP 上升沿到来时此式有效）n n Q Q Z 02=根据状态方程、输出方程及各触发器时钟信号的表达式可画出该电路的状态表，如表题解 6.2.8所示，状态图如图题解 6.2.8a所示。
图题解 6.2.8b 是Q 2、Q 1、Q 0及Z的波形图。
表题解 6.2.8nQ 2n Q 1n Q 012+n Q 11+n Q10+n QCP 2Z 0 0 0 00 0 1 10 1 0 11 0 0 00 1 0 01 0 0 0↑ 0 0 00 0 0 01 11 10 0 1 10 1 0 10 1 1 10 0 0 01 0 0 0↑ 0 0 00 1 0 16．2．9 试分析图题 6.2.9所示时序电路的逻辑功能。
解：由该题的电路图可知，各触发器时钟信号的表达式分别为CP CP CP ==10（负边沿触发） 12Q CP =（负边沿触发）各触发器的驱动方程分别为12201120====K J Q J Q Q J nnnn n K K 02101==该电路的状态方程为n n n n n nn n n n n nn Q Q Q Q Q Q 0102100120111212+=+==+++ （当Q 1由1→0时此式有效）（C P 下降沿到来时此式有效）（C P 下降沿到来时此式有效）根据状态方程及各触发器时钟信号的表达式可画出该电路的状态表，如表题解 6.2.9所示。
由状态表可知，图题 6.2.9所示电路为七进制计数器，而且具有自启动能力。
表题解 6.2.9n Q 2n Q 1n Q 012+n Q 11+n Q10+n QCP 20 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 0 0 1 1 1 0 00 1 1 0 0 1 0 01 0 1 0 1 0 0 00 0 0 ↓ 0 0 ↓ ↓6.3.1 按表题 6.3.1a 所示的最简状态和表题6.3.1b 所示的状态编码方案，用主从JK 触发器设计此同步时序电路。
表题6.3.1b S 0=00 S 1=01 S 2=10 S 3=11解：由表题 6.3.1所给的最简状态表和状态编码方案，可画出对应的编码状态表，如表题解 6.3.1a 所示。
所要设计的电路有四个状态，需要用两个主从JK 触发器。
根据编码状态表和JK 触发器的驱动表，画出各触发器驱动信号及电路输出信号的真值表，如表题解 6.3.1b 所示，由此表再画出各触发器J 、K 端和电路输出端Z 的卡诺图，如图题解 6.3.1a 所示。
用卡诺图化简得各触发器的驱动方程及电路的输出方程分别为100==K Jnn nQ Q Z Q X K J 01011=⊕==由所得到的驱动方程及输出方程即可画出所设计的同步时序电路，如图题解 6.3.1b 所示。
表题解 6.3.1a表题解 6.3.1bXn Q 1 n Q 011+n Q 10+n Qz J 1K 1J 0K 00 0 0 0 10 0 1 1 00 1 0 1 00 1 1 0 11 0 1 0 10 0 0 1 00 1 × × 1× × 0 1 ×1 × 1 × 1× 1 × 1 ×1 1 10 1 11 0 10 0 10 1 00 0 10 × ×× 1 0× 1 ×1 × 16.3.2某同步时序电路的编码状态图如图题 6.3.2所示，试写出用D 触发器设计此电路时的最简驱动方程。
解：由图题 6.3.2所示的编码状态图可知，实现该同步时序电路需要用三个D 触发器。
根据此编码状态图及D 触发器的驱动表，可列出各触发器驱动信号的真值表，如表题解 6.3.2所示。
再由此真值表画出各触发器驱动信号的卡诺图如图题解 6.3.2所示。
用卡诺图化简得各触发器的驱动方程分别为：n n n Q D Q D Q D 022110===表题解 6.3.2n Q 2n Q 1 n Q 012+n Q 11+n Q 11+n Q D 2D 1D 00 0 1 1 1 01 1 1 0 0 01 0 0 0 1 10 1 1 1 0 01 1 0 0 0 10 0 0 1 1 10 1 1 1 0 01 1 0 0 0 10 0 0 1 1 16.3.7 试用正边沿D 触发器设计一个1101序列检测器，它有一个输入端和一个输出端。
解：由题目要求可知，当X输入端边疆输入1101序列时，该电路的输出Z应为1，对于其他任何输入状态，输出Z均为0。
因此，要求该电路能够记忆输入为0、输入一个1、连续输入两个1、连续输入110及1101时的状态，即此电路有5个状态。
分别用S 0、S 1、S2、S 3、S 4表示上述5个状态。
设电路先处于S 0状态，依题意可画出该电路的原始状态图，如图题解 6.3.7a所示。
观察此图可见，其中S1与S4是等价状态，将其合并后得到图题解 6.3.7b所示的简化状态图。
令S0=00，S1=01，S2=10，S3=11，并由简化的状态图列出编码形式的状态表，如表题解 6.3.7a所示。
根据编码状态表及D触发器的驱动表，画出各触发器驱动信号及该电路输出信号的真值表，如表题解 6.3.7b 所示，由此表可直接求得各触发器的驱动方程及电路的输出方程分别为n nnnnnnnnnnnnnQXQZQXQXDQXQQQXQQXD0 1111 0111 1=++=++=表题解 6.3.7a1 0 1 111/0 00/010/0 01/1表题解 6.3.7bXn Q 1 n Q 011+n Q 10+n Qz D 1D 00 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 0 1 0 0 1 1 00 0 1 0 1 0 0 10 0 0 0 0 0 0 10 0 1 0 0 1 1 00 0 1 0 1 0 0 1。