74ls161计数器
74 161 计数器
54161/741614位二进制同步计数器（异步清除）简要说明：161为可预置的4位二进制同步计数器，共有54/74161和54/74LS161两种线路结构型式，其主要电特性的典型值如下：型号 F MAX P DCT54161/CT74161 32MHz 305mWCT54LS161/CT74LS161 32MHz 93mW161的清除端是异步的。
当清除端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。
161的预置是同步的。
当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA－QD与数据输入端A－D相一致。
对于54/74161，当CLOCK由低至高跳变或跳变前，如果计数控制端ENP、ENT为高电平，则LOAD应避免由低至高电平的跳变，而54/74LS161无此种限制。
161的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。
当ENP、ENT均为高电平时，在CLOCK上升沿作用下QA－QD同时变化，从而消除了异步计数器中出现的计数尖峰。
对于54/74161，只有当CLOCk为高电平时，ENP、ENT才允许由高至低电平的跳变，而54/74LS161的ENP、ENT跳变与CLOCK无关。
161有超前进位功能。
当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA的高电平部分。
在不外加门电路的情况下，可级联成N位同步计数器。
对于54/74LS161，在CLOCk出现前，即使ENP、ENT、CLEAR发生变化，电路的功能也不受影响。
管脚图：引出端符号：PCO 进位输出端CLOCK 时钟输入端（上升沿有效）CLEAR 异步清除输入端（低电平有效）ENP 计数控制端ENT 计数控制端ABCD 并行数据输入端LOAD 同步并行置入控制端（低电平有效）QA－QD 输出端功能表：说明：H－高电平L－低电平X－任意↑－低到高电平跳变极限值电源电压------------------------------------------------7V输入电压54/74161-----------------------------------------5.5V54/74LS161---------------------------------------7VENP与ENT间电压54/74161-----------------------------------------5.5V 工作环境温度54×××------------------------------ －55～125℃74×××------------------------------------0～70℃ 贮存温度-------------------------------------- －65～150℃推荐工作条件：CT54161/CT74161 CT54LS161/CT74LS161单位最小额定最大最小额定最大54 4．5 5 5．5 5.5V 电源电压Vcc74 4．75 5 5．25 4.75 5 5.25输入高电平电压V IH 2 2 V54 0．80．7V 输入低电平电压V IL74 0．80．8输出高电平电流I OH-800-400 μA54 16 4mA 输出低电平电流I OL74 16 8时钟频率f CP0 25 0 25 MHzCLOCK 25 25ns 脉冲宽度tWCLEAR 20 20A-D、ENP 20 20ns 建立时间t setLOAD 25 20保持时间t H0 0 ns 时序图：逻辑图静态特性（T A 为工作环境温度范围）`161 `LS161参数测试条件【1】最小最大最小最大单位I IK =－12mA -1.5V IK 输入钳位电压 Vcc 最小I IK =－18mA-1.5 V54 2.4 2.5V OH 输出高电平电压Vcc=最小，V IH =2V ，V IL =最大， I OH =最大74 2.42.7V54 0.4 0.4V OL 输出低电平电压 V CC =最小,V IH =2V ,V IL =最大,I OL =最大740.40.5VA －D,ENP,CLEAR1 0.1I I 最大输入电压时输入电流 LOAD,CLOCk,ENT Vcc=最大 V I =5.5V （‘LS161为7V ）1 0.2 mAA －D,ENP,CLEAR40 20LOAD 40 40 I IH 输入高电平电流 CLOCK,ENT Vcc=最大 V IH =2.4V （‘LS161为2.7V ）80 40 μA A －D,ENP,CLEAR-1.6-0.4 LOAD -1.6 -0.8 V IL 输入低电平电流CLOCK,ENTVcc=最大 V IL =0.4V-3.2-0.8 mA 54-20-57-20 -100I OS 输出短路电流 Vcc=最大74-18-57-20 -100mA54 85 31IccH 输出高电平时电源电流Vcc=最大,LOAD 先接高电平，再接低电平，其余输入接高电平 74 94 31 mA54 91 32IccL 输出低电平时电源电流Vcc=最大,CLOCK 先接高电平，再接低电平，其余输入接低电平74101 32mA【1】：测试条件中的“最大”和“最小”用推荐工作条件中的相应值。
计数器74LS161功能及其应用
在计到1111时，CO1＝1，高位片在下一个CP加一 ② 再用脉冲反馈法
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例：用两片74LS161级联成五十进制计数器
0010 0011
十进制数50对应的二进制数为0011 0010 实现从0000 0000到0011 0001的50进制计数器
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作业题
5-8 5-9 5-10
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同步计数器实现的方法： 低位的进位信号→高位的保持功能控制端（相当 于触发器的T端） 有进位时，高位计数功能T ＝1； 无进位时，高位保持功能T ＝0。
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用两片CT74LS161级联成16×16进制同步加法计数器
低位片
高位片
在计到1111以前，CO1＝0，高位片保持原状态不变
CO= Q3 Q2 Q1 Q0 CTT
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图5-22 74LS161的时序图
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2．应用例 （1）同步二进制加法计数
实现四位二进制加法计数
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（2）构成16以内的任意进制加法计数器： ① 设计思想：利用脉冲反馈法 用 S0 ， S1 ， S2… ， SM…SN 表 示 输 入 0 ， 1 ， 2，…，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。
12用74ls161构成从0开始计数的十进制计数器利用与非门拾取状态1010实现十进制计数0000到10012012714133利用多片74ls161实现大容量计数先用级联法计数器的级联是将多个集成计数器如m1进制m2进制串接起来以获得计数容量更大的nm1m2进制计数器
复习
实现异步N进制计数器的级联法 ？ 实现异步N进制计数器的脉冲反馈法？
关于74LS161集成计数器的清零和置数
关于用74LS161集成计数器构成电子钟用74LS161做出十进制和六进制很简单，但在做小时的显示时就遇到了困难。
此处只讨论二十四进制的显示。
最初我们的方案是首先将161个位输出中的第0位和第3位取出送入与非门，即取出的是9，得到的结果再送回161的同步置数端，将此时161的输出1001的下一个输出变成0000，实现十进制。
当然前提是161的置数端全部都接地，即低电平。
同时将161个位的第0 位，第1位和时位的第1位接入与非门，即取出的是00100011，得到的结果送入161个位和时位的同步置数端，则二十三的下一个数是零。
但是实际结果却并非如此，因为两次置数产生了混淆，即第一次置数和第二次置数同时发生，而它们的结果不同，输出却接到相同的芯片的相同管脚，那么这个管脚的真正状态到底取决于什么呢，此处便产生了混淆。
二十四进制的显示必然是不正常的。
重新仔细的阅读了数电教材上对于161用法中异步清零和同步置数的讲解，突然想到可以利用置数和清零的区别来把小时个位的进位和个位、时位的清零区分开。
这源于置数和清零的区别：清零的信号是立即产生的，比如都对于十进制来说，若采用清零法，则应该利用9的二进制，1001的下一位1010来产生脉冲信号，将输出端的第一位和第三位通过与非门得到低电平将161清零，也就是说我们利用的真正状态是10的二进制。
而如果我们采用置数法，因为芯片的设计原因，在计数器进入9的二进制1001后，输出端并没有立即置数，而是保持该状态不变，直到下一个时钟脉冲的上升沿到来为止，这个1001是一个稳定的状态，我们利用它的第0位和第三位通过与非门得到低电平将161置位为0000，才能形成十进制，那么我们利用的真正状态是9的二进制，而不是10，这就是清零与置数的根本区别。
那么如果我们要做一个电子钟中的二十四进制应该采用哪种方法呢：答案是两种都采用。
首先前文中已经说明，利用两片161将二十四进制的个位与十位分开进行显示，用一个十进制和三进制来组成二十四进制的方法是行不通的。
74LS161和74LS290集成计数器功能说明
74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。
目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。
图8.51所示是它的逻辑符号和引脚排列图。
图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。
表8.13为74LS161的功能表。
R=0时，输出端清0，与CP无关。
①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。
R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。
③保持d在保持状态下，CP不起作用。
R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。
当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。
（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。
（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。
它兼有二进制、五进制和十进制三种计数功能。
当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。
95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
计数器74LS161功能及其应用
② 分析74LS161的置数功能：
③ 反馈信号的拾取 可利用与非门拾取状态SN或SN－1 可利用进位输出CO拾取状态1111
2012-7-14
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④ 电路举例（以十进制计数器为例）
十进制计数器的计数状态顺序表
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图5-23 74LS161构成十进制计数器
利用进位输出CO取状态1111 令D3 D2 D1 D0＝0110
实现四位二进制加法计数
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（2）构成16以内的任意进制加法计数器： ① 设计思想：利用脉冲反馈法 用 S0 ， S1 ， S2… ， SM…SN 表 示 输 入 0 ， 1 ， 2，…，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。
对于异步置数：在输入第N个计数脉冲CP后，通 过控制电路，利用状态SN产生一个有效置数信号，送 给异步置数端，使计数器立刻返回到初始的预置数状 态SM，即实现了SM～SN-1计数。 对于同步置数：在输入第N－1个计数脉冲CP时， 利用状态SN-1产生一个有效置数信号，送给同步置数控 制端，等到输入第N个计数脉冲CP时，计数器返回到 初始的预置数状态SM，从而实现SM～SN-1计数。 2012-7-14 7
5.4
5.4.2
中规模集成计数器及其应用
同步四位二进制计数器74LS161
结束 放映
1. 74LS161的逻辑ห้องสมุดไป่ตู้能
2. 应用举例
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复习
实现异步N进制计数器的级联法 ？ 实现异步N进制计数器的脉冲反馈法？
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5.4.2
同步四位二进制计数器74LS161
状态 输出
计数器74LS161功能及其应用17页
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2．应用举例 （1）同步二进制加法计数
实现四位二进制加法计数
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（2）构成16以内的任意进制加法计数器： ① 设计思想：利用脉冲反馈法 用 S0 ， S1 ， S2… ， SM…SN 表 示 输 入 0 ， 1 ，
2，…，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。
十进制数50对应的二进制数为0011 0010
实现从0000 0000到0011 0001的50进制计数器
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作业题
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谢谢！
xiexie!
对于异步置数：在输入第N个计数脉冲CP后，通 过控制电路，利用状态SN产生一个有效置数信号，送 给异步置数端，使计数器立刻返回到初始的预置数状 态SM，即实现了SM～SN-1计数。
对于同步置数：在输入第N－1个计数脉冲CP时，
利用状态SN-1产生一个有效置数信号，送给同步置数控 制端，等到输入第N个计数脉冲CP时，计数器返回到
改08.0变1.202与0 非门的输入信号， 可以实现其它进制计数11。
用74LS161构成从0开始计数的十进制计数器
利用与非门拾取状态1010 实现十进制计数 （0000到1001） 改08.0变1.202与0 非门的输入信号 ，可以实现其它进制计数12。
（3）利用多片74LS161实现大容量计数 ① 先用级联法 计数器的级联是将多个集成计数器（如M1进制、
状态 输出
图3-35 74LS161的外引线图CP输入图3-36 74LS161的逻并辑符行号 输入
表5-14 74LS161的功能表
异步清0功 能最优先
计数器74LS161功能及其应用
用74LS161构成从0开始计数的十进制计数器
利用与非门拾取状态1010 实现十进制计数 （0000到1001）
改变与非门的输入信号 ，可以实现其它进制计数。 2018/10/22 11
（3）利用多片74LS161实现大容量计数 ① 先用级联法 计数器的级联是将多个集成计数器（如M1进制、 M2 进 制 ） 串 接 起 来 ， 以 获 得 计 数 容 量 更 大 的 N （=M1×M2）进制计数器。 一般集成计数器都设有级联用的输入端和输出 端。
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异步清0功 能最优先 同步并 行置数 CP上升 沿有效
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CO= Q3 Q2 Q1 Q0 CTT
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图5-22 74LS161的时序图
2．应用举例 （1）同步二进制加法计数
实现四位二进制加法计数
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（2）构成16以内的任意进制加法计数器： ① 设计思想：利用脉冲反馈法 用 S0 ， S1 ， S2… ， SM…SN 表 示 输 入 0 ， 1 ， 2，…，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。
对于异步置数：在输入第N个计数脉冲CP后，通 过控制电路，利用状态SN产生一个有效置数信号，送 给异步置数端，使计数器立刻返回到初始的预置数状 态SM，即实现了SM～SN-1计数。 对于同步置数：在输入第N－1个计数脉冲CP时， 利用状态SN-1产生一个有效置数信号，送给同步置数控 制端，等到输入第N个计数脉冲CP时，计数器返回到 初始的预置数状态 SM，从而实现SM～SN-1计数。 2018/10/22 6
74LS161真值表
74LS161为二进制同步计数器，具有同步预置数、异步清零以及保持等功能。
一、74LS161引脚图
D 1
D 0
D 2D 3CT P
CR
CP
二、74LS161的功能表
注：Q CC = CTr ·Q 0·Q 1·Q 2·Q 3
从功能表的第一行可知，当CR ＝0（输入低电平），则不管其他输入端（包括CP 端）状态如何，四个数据输出端Q A 、Q B 、Q C 、Q D 全部清零。
由于这一清零操作不需要时钟脉冲CP 配合（即不管CP 是什么状态都行），所以CR 为异步清零端，且低电平有效，也可以说该计数器具有“异步清零”功能。
从功能表的第二行可知，当CR ＝1且LD ＝0时，时钟脉冲CP 上升沿到达，四个数据输出端Q A 、Q B 、Q C 、Q D 同时分别接收并行数据输入信号a 、b 、
c、d。
由于这个置数操作必须有CP上升沿配合，并与CP上升沿同步，所以称那么该芯片具有“同步置数”功能。
从功能表的第三行可知，当LD＝CR＝1，CTr＝CTp＝1时，则对计数脉冲CP实现同步十进制加计数；而从功能表的第四行又知道，当CR＝LD＝1时，只要CTr和ENP中有一个为0，则不管CP状态如何（包括上升沿），计数器所有数据输出都保持原状态不变。
因此，CTr和CTp应该为计数控制端，当它们同时为1时，计数器执行正常同步计数功能；而当它们有一个为0时，计数器执行保持功能。
另外，进位输出Q CC= CTr·Q0·Q1·Q2·Q3表明，进位输出端仅当计数控制端CTr＝1且计数器状态为15时它才为1，否则为0。