FPGA_ASIC-基于FPGA的二维提升小波变换IP核设计

基金项目：国家 863 计划资助项目（项目名称：保密；申请人：张启衡）基于 FPGA 的二维提升小波变换 IP 核设计欧龙1、2， ，张启衡 杨洪 ，许俊平100039)111(1 中国科学院光电技术研究所 国家 863 计划光束控制重点实验室，四川 成都 610209； 2 中国科学院研究生院，北京摘要： 提出了一种高效并行的二维离散提升小波(DWT)变换结构，该结构只需要 7 行数据 缓存，即可实现行和列方向同时进行滤波变换。

采用一种基于 CSD 编码和优化的移位加操 作实现常系数乘法器，整个小波变换插入多级流水线寄存器，加快了处理速度。

用 VHDL 设计可自动验证的 testbench,通过 matlab+modelsim 联合仿真能方便有效地对 IP 核进行验证。

此 IP 核具有 3 个可配置参数，分别为图像尺寸、位宽、小波变换的级数，可方便重用。

该 IP 核已经在 XC2VP20 FPGA 上实现， 并能稳定工作在 60MHz 时钟频率下， 其处理 512 × 512 8bit 图像的速度可达 240 帧/s，完全能满足高速图像实时处理要求。

关键词：二维离散小波换；CSD 编码乘法器；IP 核 中图分类号：TP391 文献标识码：AIP Core Design for 2D-Lifting-Based Wavelet Transform Based on FPGAOu long1 2, Yang hong1, Xu junping1 (1 Institute of optics and electronics, the Chinese academy of sciences, national 863 program control Lab. Chengdu China, 610209; 2 Graduate school of the Chinese academy of sciences, Beijing 10039)、Abstract: A highly efficient, parallel pipelined architecture is proposed for 2D-lifting-baseddiscrete wavelet transform. The architecture can process both the row transform and column transform concurrently via just seven-line buffers. A CSD coding-based and optimized shift-add operations are adopted to implement multiplier with a constant coefficient. Multiple pipeline registers was inserted to the architecture increasing the processing speed. The IP core can be verified efficiently and conveniently via the testbench writing with VHDL based on Matlab+Modelsim. The IP core with three configurable parameters including the size, the bit-width, the level of wavelet, can be reused conveniently, and had been verified at 60MHz clock frequency on XC2VP20 FPGA. It can process 240 frames image of 512 × 512 8bit per second, meeting the request for real time processing of high-peed image.Key Words: 2D-DWT; CSD-based multiplier; testbench; IP Core引言 小波变换能对信号进行多分辨率的分析， 具有良好的时频分析特性， 随着理论的不断完 善，小波变换在语音、图像视频等领域得到越来越广泛的应用。

但是传统小波变换（第一代 小波）采用卷积运算方法，因而过程复杂，运算量大，实时性差，不利于硬件实现。

为此， Sweldens 提出提升算法（第二代小波） ，该算法较传统小波运算简单，且是原位运算，几 乎不占用系统内存，适合 VLSI 实现。

正因为提升算法的这些优良特性， JPEG 2000 标准推荐其作为小波变换， JPEG 2000 是 里 的 核 心 算法 。

同 时 ，在 高 速 处 理、 图 像 融 合等 方 面 也 得到 越 来 越 多的 应 用 。

其中 Daubechies(9,7)小波性能优良，消失矩大，能量集中性较好，是工程应用中的首选。

综上， 设计可重用、高性能的 Daubechies(9,7)小波 IP 核，具有广泛的工程应用前景，这也符合 SOC 系统设计要求。

1 系统结构设计标准的提升算法分 3 个步骤，分解(split)、预测(predict)、更新(update)，Daubechies(9,7) 小波经过两次提升过程得到最终的小波系数。

x 为序列输入， 和 D 分别代表近似 设 S分量和细节分量输出，正变换实现的过程可以表述如下 S (0) (n) = x(2n), D (0) (n) = x(2n + 1); (1) D (1) (n) = D (0) (n) + α ( S (0) (n) + S (0) (n + 1)), (2) (1) (0) (1) (1) S (n) = S (n) + β ( D (n) + D (n − 1)); (3) D (2) (n) = D (1) (n) + γ ( S (1) (n) + S (1) (n + 1)), (4) (2) (1) (2) (2) S (n) = S (n) + δ ( D (n) + D (n − 1)); (5) D(n) = D (2) (n) / ξ , S (n) = ξ S (2) (n). (6)分解 第 1 次预测( α 运算) 第 1 次更新( β 运算) 第 2 次更新( γ 运算) 第 2 次更新( δ 运算) 尺度变换反变换是正变换结构的反置，这里就不再一一列举。

二维图像小波变换的 VLSI 实现一般采用直接法，即先对图像进行行方向的滤波运算， 整幅图像行变换结果存储到外部存储器，再进行列方向的小波变换，得到最终结果。

这种结 构需要大量的存储器，硬件利用率低，限制了 VLSI 实现的优势发挥。

文献[1]提出一种结构，该结构只需存储 11 行中间结果，节约了存储空间，不失为一种 好方法。

但此结构也浪费了不少存储空间， 尤其用 ASIC 或只有少量片上存储器 （BlockRAM） 的 FPGA 实现时，这种浪费的代价是不可忽视的。

图1 小波变换数据流 本文提出一种改进的系统结构， 可以极大地减少存储空间的占用。

分析小波变换的数据 流，如图 1 示，只需要 3 行行变换结果，就可以进行一个列变换的运算( α 运算)。

且要得到 最终的小波系数，则需前一次运算存储的 3 个列变换的中间结果，分别是 α 运算、 β 运算、 γ 运算的结果 d1(n)、s1(n)、d2(n)。

因此共需 3 行列变换中间系数缓存(coeff_buffer)，分别 用来保存 d1(n)、s1(n)、d2(n)三步运算结果，以便下次运算读取使用。

图 2 存储结构及列变换数据组织 如图 2 示，行变换完成 3 行结果，则从行变换缓存（row_buffer）中按列方向读取 3 个 数据，进行 α 运算，得到 d1(n)，并且把 d1(n)存入 coeff_buffer；同时，读取 coeff_buffer 中 相应的上一次计算的结果 d1(n-1)，进行 β 运算，得到 s1(n)，存入 coeff_buffer；同时读取coeff_buffer 中相应的上一次计算的结果 s1(n-1)，进行 γ 运算，得到 d2(n)存入 coeff_buffer， 同时读取 coeff_buffer 中相应的上一次计算的结果 d2(n-1)， 进行 δ 运算。

最后进行尺度变换， 得到最终的小波变换结果。

本文设计 4 行行变换缓存， 只要缓存中有两行加 1 个数据 （即保证了列方向有 3 个有效 的数据） ，就可以从其中读取 3 个数据进行列变换，与此同时行变换结果可以继续写入 row_buffer 中，这就保证了数据行变换与列变换可以并行。

存储器选用 FPGA 上双口 BlockRAM 实现，可以同时对缓存进行读写操作，保证数据不会拥塞。

这种结构只需要 7 行 中间结果存储器，比文献[1]提出的方法少占用 4 行存储资源，若图像尺寸为 512 × 512 8bit， 中间数据为 18bit （其中 11 位整数， 位小数）那么可节约存储资源为 512 × 512 8bit =36Kbit， 7 ， 而硬件利用率接近 100%！ 2 常系数乘法器设计 Daubechies(9,7)小波每级正变换需要 6 个乘法运算，若实现 3 级正、反变换，则需要 36 个硬件乘法器。

乘法器将会占用大量硬件资源，不利于芯片实现，并且，提升小波所需乘法 器数量较大，即使对于很多 FPGA 来说，片上的专用乘法器资源也是不够的。

另外，按照 IP 核设计规范要求，IP 核应和硬件无关，能在多种可编程器件或者工艺库中实现，设计中 理应避免使用专用乘法器。

鉴于小波变换乘法器的系数是固定值，把此乘法器用移位加法实现是可行的。

基本原理 是先把小波系数量化为二进制，再以二进制系数中‘1’相应做移位加操作。

可以看出，移 位加操作的次数，即占用硬件资源的多少和消耗的时钟周期数，是二进制系数中‘1’的个 数决定的。

由 booth 乘法器算法启发，可以对常系数的位进行重新编码以减少完成乘法运算 所需的硬件资源及周期数，且乘法系数固定，故不用对乘数进行编码运算，而直接按照事先 完成好的编码方式对被乘数进行相应的移位加操作。

但 booth 算法不能保证使乘法器所需时 钟周期数减少，另一种方案称为正则符号编码(CSD)，该编码方式可以确保加法运算次数不 会增加。