数字下变频仿真实例
基于AD6652数字下变频模块的实现
２ ＡＤ ６ ２ 作 原理 ６５ 工
Ａ ６ ５ 是 Ａ ａ ｇ 司 的高速 Ａ ＆ Ｄ Ｄ ６２ ｎｌ 公 ｏ Ｄ Ｄ Ｃ器 件 ， 芯片 由两 部 分 组 成 ： 端 由两 个 独立 的 ＡＤ通 道组 成 ， 前 ／ 每 个 ＭＤ通 道 的采 样率 高 达 ６ ／， 样 位数 为 １ 位 。 ５ＭＳｓ采 ２
ＣＨＥ Ｎ Ｓｙ ｏ ｉａ ，ＴＩ Ｋｅ ｈ ｎ ＡＮ ｅ ｕ ，Ｗ ＥＩＪｎ ，ＹＡＮ ｉｎ ｔｏ ｉｇ Ｊａ ｇａ
（ ｏｌ ｅｏ ｆ ｒ ｔ ｎ ａｄ Ｃ ｍｍｕｉａｉｎＳｈ ｏ ｕｌ ｎｖｒｉ ｆ Ｅｅｔ ｎ ｅｈ ｏｏｙ ｕｌ ｕ ｎ ｘ ４ ０４ ｈｎ ） Ｃ ｌｇ ｆＩ ｏｍａｉ ｎ ｏ ｅ ｎ ｏ ｎｃｔ ｃｏｌ ｉｎ Ｕ ｉ ｓｙｏ ｌ ｒ ｉ Ｔｃ ｎｌ ，Ｇ ｉｎ Ｇ ａ ｇ ｉ５ １ ０，Ｃ ｉａ ｏ ，Ｇ ｉ ｅ ｔ ｃｏ ｃ ｇ ｉ
【 摘
要 】提 出了数 字接 收机基于 Ａ ６５ 的宽 中频采样 结构 ， Ｄ ６２ 使整个 系统 的灵 活性 、 重构性 、 适应性 得到很大 的提 升。Ａ ６５ Ｄ ６２
采用矩 阵输入 ， 入灵 活 ， 输 减少 交叉连 接产 生 的寄 生信 号 ， 同时可 以根 据应 用 的不 同在抽 取 滤波后进 行 多相合 并 ， 增加 带宽。
ｌａｔ＆ ａｐｉ ｔｎ ｒ Ｐ ｓ ｐ ｌａ ｏ ｓ ｃｉ
ｌ 器件与应用
文 章 编号 ：０ ２ ８ ９ （０ ）３ ０ ２ — ２ １０ — ６２ ２ １ １ — ０ ８ ０ １
基于 Ａ ６５ 数字下变频模块的实现 Ｄ ６２
陈思瑶 ， 田克 纯 ， 魏 镜 ， 江涛 闫
（ 林 电子科 技 大学 信 息 与通 信 学 院 ， 西 桂 林 ５ １０ ） 桂 广 ４ ０４
用fpga实现数字下变频
基金项目论文
FOUNDATION SUPPORTED PROJECT
DDC 输出频率变为零 ,如图 9 所示 。
2
cos [ <I ( n ) - <e ( n) ]
( 2)
同理 ,有
Q d ( n ) = I IN ( n) sin [ωI n + <e ( n) ] + Q IN ( n) cos [ωI n + <e ( n ) ] = - Ar
N H ( z ) = HN l ( z ) Hc ( z ) =
号发 生 器 为 Agilent 的 E4433BDDC , 输 出 频 率 为 1. 9 sin ( 4. 975 × 106t ) ,而 NCO 106t ) 和 1. 9sin ( 5. 015 × 产生的频率为 ej4. 95 ×10 t , 则 DDC 输出频率变为 1. 9sin ( 0. 025 × 106t ) 和 1. 9sin ( 0. 065 × 106t ) , 如图 8 所 示。
电讯技术 2004 年第 3 期 代入式 ( 6) 就得到 CIC 滤波器的频率响应 : N sin (π Mf ) π ( 8) P( f) = f sin ( )
R
基金项目论文
FOUNDATION SUPPORTED PROJECT
N- 1
H ( z) =
n =0
∑h ( n) z
- n
一、 序 言
在数字接收机中 , 数字下变频器 ( DDC) 一般执 行信道的访问功能 。DDC 接收经过高速采样的中 频信号 ,将所需的频带下变为基带 。现代基站收发 器为了支持多载波环境或实现下变频 , 以便将很多 窄带信道组合成一个宽带的数字信号 , 常常需要大 量的 DDC 。DDC 通常位于信号处理链的前端 , 靠近 A/ D ,一般要求 DDC 支持 100 MSPS 以上的采样率 。 数字下变频由数字振荡器 、 数字乘法器 、 数字滤 波器三部分组成 ,其组成的系统框图如图 1 所示 。
数字下变频matlab源程序
数字下变频matlab源程序当涉及到数字信号处理中的频率变换，MATLAB是一个非常强大的工具。
在MATLAB中，可以使用不同的函数和工具箱来实现数字信号的频率变换。
下面是一个简单的示例，展示了如何在MATLAB中实现数字信号的频率变换。
matlab.% 生成输入信号。
fs = 1000; % 采样频率。
t = 0:1/fs:1-1/fs; % 时间向量。
f1 = 20; % 输入信号频率。
x = sin(2pif1t); % 输入信号。
% 进行频率变换。
f2 = 50; % 目标频率。
y = x.exp(1i2pif2t); % 频率变换。
% 绘制结果。
subplot(2,1,1);plot(t,real(x));title('原始信号');xlabel('时间');ylabel('幅度');subplot(2,1,2);plot(t,real(y));title('频率变换后的信号');xlabel('时间');ylabel('幅度');在这个示例中，我们首先生成了一个输入信号x，然后使用频率变换公式y = x.exp(1i2pif2t)将输入信号的频率变换到f2。
最后，我们绘制了原始信号和频率变换后的信号的波形图。
除了这个简单的示例之外，MATLAB还提供了许多内置的函数和工具箱，如fft, ifft, chirp, spectrogram等，可以用于数字信号的频率变换。
通过这些函数和工具箱，可以实现更复杂和高级的频率变换操作，比如滤波、混频、调制解调等。
总之，MATLAB是一个非常强大的工具，可以帮助你实现数字信号的频率变换。
希望这个简单的示例可以帮助你更好地理解在MATLAB中实现数字信号频率变换的方法。
通信系统中数字下变频的设计与仿真
得 ， 们 用 瑟 时阶 Ｎ ； 出 我采凯窗 ， ＝ ｝ 当 数 －
１ 次 每秒 。 ０
ｌ２， ＝９由 ４． １
不 一 样 。常 用 的 窗 函数 有 ：
ｆ矩 形 窗 ： １ ）
ｆ ，０≤ ｎ≤ Ｎ－１ １
（凯 泽 （ａ ｅ） ： ４ ） Ｋ ｉｒ ｓ 窗
， 、
ｐ、１［ ｎＮ １２Ｉ ）０ ≤ － Ｊ（ ／－１２／ －） ／ ｐ， ≤ｎ Ｎ １ Ｉ ｏ － （ ］ ｏ ）（
【， ０ 其 他
５仿 真 分 析
５１浮 点 仿 真 ．
假设 我们取７ ｏ ０ １ ８ Ａ ０ ０ 个 ２ Ｑ Ｍ信 号值 ， 频谱 图如 图 ２ 其 所示 。
§ｌ… … ：Ｔ０ 矗 －＿… ．；… … ５．． … － 口 ．ｊ ｊ ＿ … … ０ ＿ ＿ ＿ ： ＿
ｏ ｝ ¨ ｝＿｝ ［ ｌ
Ｎ。．１－ ｅｄＦ ｅ ｕ ｎ ｒａ ｚ ｑ ｅ ｜ ｒ
— 育 奇—
（ ｓ ａｍｐｅ ｌ）
法可设计出性 能优越的滤波器。随着计算机辅助设计 的普及 ，
图 ２输 入 信 边缘频率 。
等 波 纹法 又 叫最 佳 一 致 逼 近 法 ， 波 纹 法 是 以 最 大 误 差 最 等 小 化 为 优 化 准则 来 进 行 设 计 的 ， 一 定 意 义 上 对 希 望 的 频率 响 在
采 用 等 波纹 法设 计 的 滤波 器 幅 度 与相 位 如 图 ３ 示 。 所
其 中 ， 是第 一 类 贝 塞尔 函数 ， 用 幂 级 数展 开 来 计算 ： Ｉ 可
一 ㈣ ≯ ＋ ＋ ＋ 一 。 ・
通信系统中的数字上变频和下变频
通信系统中的数字上变频和下变频数字上变频器(DUC)和数字下变频器(DDC)不仅仅是通信应用(如软件无线电)中的关键，而且在需要窄带信号高速流的应用中也是重要的。
另外，DDC结构容易控制所有取样速率下的混淆防止分样。
让我们看看数字记录5MHz带宽(中心在50MHz)信号的问题。
此信号可以是来自RF-IF模拟下变频器的信号或者是直接从天线接收的信号。
为了满足尼奎斯特准则，我们需要以105ms/s取样率取样此信号。
然而，为了合理地捕获此信号，应该在较高的取样率(至少200ms/s)取样此信号。
假设ADC为16位，在该速率下被取样的信号会产生400MB/s数据。
也许更难办的是以这样高速率采集和存储数据缺乏商业可用的方案。
大多数可用的PC基数字器仅能在大约几分之几秒内存储此数据。
数字下变频DDC在持续时间期间可以数字记录RF信号。
在此实例中，我们仅需要记录5MHz信号(中心频率50MHz)，而不是ADC的整个尼奎斯特带宽。
DDC允许除去其余数据，并降低数据率。
在现场可编程门阵列(FPGA)中实现时，简单的数字下变频分为3个性质不同的步：频率变换、滤波和分样(图1)。
频率变换和滤波第1步是频率变换。
5MHz频带需要降低变换到基带，靠乘或与载频(fc)正弦信号混频实现这种变换。
用数字控制振荡器(NCO)数字产生正弦波。
NCO通常也称之为本机振荡器(LO)，它可以在精确频率和相位下产生取样波形。
随着信号从50MHz变频到基带，信号拷贝也从50 MHz变频到100 MHz。
基于此原因，新的基带信号必须滤波，去除较高频率的信号。
然而，到此我们的任务没有完成。
我们仍有1个在200ms/s取样的低频基带信号。
传输额外不必要数据时不希望PC总线过载，我们重新取样信号来降低有效取样率。
这靠分样实现，在规则的时间间隔内从数字化的信号中去除数据点。
在此例中，取样从200ms/s下降到10ms/s，每20个取样去除19个取样。
基于MATLAB的数字下变频器的设计与仿真应用
And a ny mod ule is p ut tog e the r s o tha t s ys te m found a tion is c a rrie d out a nd the s ys te m func tion is s imula te d in s oftwa re . The re -
Ab s t ra ct : This p a p e r s tud ie s s ome ke y te c hnolog ie s in d ig ita l d own c onve rte r b a s e d on Softwa re De fine d Ra d io. Ab out s uc h ke y
s ults of the s imula tion s hows tha t the s ys te m ha s a c hie ve d d own- c onve rs ion of s ig na l a nd ha s no d is tortion p he nome na a nd ha s
2009 第 3 期 37
P 产品设计 roduct Design
f(n) f(t)
A/D
PT4(t)
cos(wcn)
低通滤波 y│1 n│
yQ│n│ 低通滤波
sin(wQn) NCO
DDC f(n) 基带 信号 处理
Q(n)
图 1 数字下变频器的典型结构框图
2.2 数字下变频的基本原理
如图 1 所示，模拟中频信号由 ADC 采样得到数字中频信
摘 要：文中应用软件无线电思想对数字下变频器中的几个关键技术进行了研究，对下变频各个模块所涉及
到的 CIC、HB、FIR 等关键算法进行了讨论、提炼与总结，应用 matlab 软件设计了下变频器中的 CIC、HB、FIR
基于FPGA的数字下变频的实现
Ｔ ｅ Ｒｅ ｅ ｒ ｈ ｏ ｇ ａ ｏ ｅ ｓｎ ｎ Ｉ ｇｔ ｌＲｅ ｅｖ ｒ ｈ ｓ ａ ｃ ｆＳｉｎ ｌ Ｐｒ ｃ ｓ ｉｇ ｉ Ｄｉｉ ｃ ｉｅ Ｆ ａ
ＺＨＵ ｎ—ｈ ｎｇ， Ｙｕ ａ ＤＥＮＧ ｈｉ ｕ Ｚ —ｈ ｉ
（ ｕ ａ ｏ ｅｅｆＩ ｏｍ ｔ ｎ Ｃ ａｇｈ １２ ０ Ｃ ｉ ） Ｈ ｎ ｎＣ ｌｇ ｎ ｒ ａｉ ， ｈｎｓａ４ ０ ０ ，ｈｎ ｌ ｏ ｆ ｏ ａ
ｓａｉｎ ｓ ｓｅ ｉ ＣＤＭＡ ｂ ｌ ｏ ｔｔｏ ｙ ｔｍ ｎ Ｗ ｍｏ ｉｅ ｃ ｍｍｕ ｉ ａｉｎ ｎ ｔ ｒ ｗｏ ｌ ｅ ｌｚ ｈ ｅｌ ｐ ｎ ｉｎ ｌｃ ｖ ｒ ｇ ｎ ｃ ｔｏ ｅｗｏ ｋ， ｕ ｄ ｒ ａｉｅ ｔ ｅ ｃ ｌ ｈｏ ｅ ｓｇ ａ ｏ ｅ ａ ｅ
灵 活 性
图 １ Ａ Ｉ 、 Ｐ Ａ、 Ｓ 能 比较 ＳＣ Ｆ Ｇ Ｄ Ｐ性
ＦＧ Ｐ Ａ芯 片有着 规整 的 内部逻 辑 阵列 和丰 富 的
连线资 源 ， 合 于 处理 数 字 系 统 的任 务 。但是 长期 适
以来 ， 一直用 于 系统逻辑 或 时序控 制上 ， 少有信号 很 处 理方 面 的应 用 。其原 因 主要是 因为 在 Ｆ Ｇ Ｐ Ａ中 缺
关键词 ： Ｐ Ａ； Ｆ Ｇ 处理 ； 数字 ； 滤波
Ｄ Ｉ 码 ：０ ３ ６ ／．ｓｎ １０ ２ ７ ． ０ ０ ０ ． １ Ｏ 编 １ ． ９ ９ ｊｉ ．０ ２— ２ ９ ２ １ ．６ ０ ０ ｓ
中图分 类号 ： Ｎ ２ Ｔ ９
文献标 识 码 ： Ａ
文章编 号 ：０ ２— ２ ９ ２ １ ０ １ ０ ２ ７ （０ ０）６—０ ２ ０ ０ ７— ３
Ａｂ ｔａ ｔ Ｂ ｓｄ ｏ ｈ ｉ ｕ ｓｏ ｆｔｅ ｓ ｕ ｔｒ ｆｄｇｔｌｄ ｗｎ—ｃ ｎ ｅｓ ｎ（ ｓｒ ｃ ： ａ ｅ ｎ ｔｅ ｄｓ ｓｉｎ ｏ ｈ ｔ ｃｕ ｅｏ ｉｉ ｏ ｃ ｒ ａ ｏ ｖ ｒｉ ＤＤＣ）ｉ ｏ ｗａｅ ｏ ｎ ｓｆ ｒ ｔ
通信应用中的数字上变频和下变频
通信应用中的数字上变频和下变频数字上变频器(DUC)和数字下变频器(DDC)不仅仅是通信应用(如软件无线电)中的关键，而且在需要窄带信号高速流的应用中也是重要的。
另外，DDC结构容易控制所有取样速率下的混淆防止分样。
做为1个例子，让我们看看数字记录5MHz带宽(中心在50MHz)信号的问题。
此信号可以是来自RF-IF模拟下变频器的信号或者是直接从天线接收的信号。
为了满足尼奎斯特准则，我们需要以105ms/s取样率取样此信号。
然而，为了合理地捕获此信号，应该在较高的取样率(至少200ms/s)取样此信号。
假设ADC为16位，在该速率下被取样的信号会产生400MB/s数据。
也许更难办的是以这样高速率采集和存储数据缺乏商业可用的方案。
大多数可用的PC基数字器仅能在大约几分之几秒内存储此数据。
数字下变频DDC在持续时间期间可以数字记录RF信号。
在此实例中，我们仅需要记录5MHz信号(中心频率50MHz)，而不是ADC的整个尼奎斯特带宽。
DDC允许除去其余数据，并降低数据率。
在现场可编程门阵列(FPGA)中实现时，简单的数字下变频分为3个性质不同的步：频率变换、滤波和分样(图1)。
频率变换和滤波第1步是频率变换。
5MHz频带需要降低变换到基带，靠乘或与载频(fc)正弦信号混频实现这种变换。
用数字控制振荡器(NCO)数字产生正弦波。
NCO通常也称之为本机振荡器(LO)，它可以在精确频率和相位下产生取样波形。
随着信号从50MHz变频到基带，信号拷贝也从50 MHz变频到100 MHz。
基于此原因，新的基带信号必须滤波，去除较高频率的信号。
然而，到此我们的任务没有完成。
我们仍有1个在200ms/s取样的低频基带信号。
传输额外不必要数据时不希望PC总线过载，我们重新取样信号来降低有效取样率。
这靠分样实现，在规则的时间间隔内从数字化的信号中去除数据点。
在此例中，取样从200ms/s 下降到10ms/s，每20个取样去除19个取样。
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ADC
cos( ωc n)
滤波 抽取 Q
基带 信号 输出
sin ( ωc n) NCO
数字下变频结构方框图
ISL5416介绍
ISL5416 是INTERSIL 公司生产的可编程四通道 数字下变频器(PDDC) ,它的基本功能是从输入 的宽带信号中提取窄带信号,并将其下变频为数 字基带信号,以便后续DSP 处理。 ISL5416 的主要特点如下: 输入速率高达95MSPS 集成了4 路独立可编程的下变频器; 4 路并行的16 位数据输入,输入格式可以定点的 ,也可以是浮点的;（ADC输出14bit，可以进行 硬线的位扩展）
数字变频器性能
影响数字变频器性能的因素有两个： 一是表示数字本振、输入信号以及混频乘 法运算的样本数值的有限字长所引起的误 差； 二是数字本振相位分辨率不够大而引起的 数字本振样本数值的近似取值。
数字下变频器由数字混频器、数字控制振 荡器（NCO）和低通滤波器三部分组成 ，如下图所示。
DDC
滤波 抽取 I
0
5
10
15
20 MHz
25
30
35
40
45
输入DDC的实信号频谱
ddc后 信 号 频 谱 0 -10 -20 -30 -40 -50 -60 -70 -80 -90
0
5
10
15
20 MHz
25
30
35
40
混频后零中频信号频谱
CIC后 的 信 号 频 谱 ， 抽 取 因 子 为 2 0
-20
-40
-60
-80
-100
-120
0
2
4
6
8
10 MHz
12
14
16
18
20
经过CIC的2倍抽取后信号频谱
60阶 FIR滤波器后信号频谱 ,抽取因子为 2 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100
0
1
2
3
4
5 MHz
6
7
8
9
10
经过60阶FIR滤波器2倍抽取后信号频谱
ISL5416的结构框图
数字下变频系统设计
通过以上的结构框图，我们可以把ISL5416 根据其功能和数据流分成两个部分： ①数字下变频. ②抽取滤波和成形滤波。 对下变频器件ISL5416中滤波器的设计，即 各种滤波器参数的选取和设置，成为整个 数字接收系统设计的关键之一。
ISL5416和FPGA的接口
数字下变频的实现
由于数字下变频是一种运算密集的算法， 在实现中大多采用专用ASIC芯片或者 FPGA实现，很少采用通用的DSP芯片完 成。众多的厂商推出了多种高性能的DDC 专用芯片。尽管如此，数字下变频的运算 速度与模拟下变频相比还有较大差距，运 算速度的限制最终限制了中频带通中ADC 的最高采样率。
经过32阶FIR滤波器4倍抽取后信号频谱
FIR滤 波 器 频 响 0
-20
-40
-60
-80
-100
-120
0
1
2
3
4
5 Mhz
6
7
8
9
FIR2滤波器频响
64阶 FIR滤 波 器 后 信 号 频 谱 ,抽 取 因 子 为 1 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 -110 0 1 2 3 4 5 MHz 6 7 8 9
0
5
10
15
20 MHz
25
30
35
40
经过CIC2倍抽取后信号频谱
FIR滤 波 器 频 响 0
-20
-40
-60
-80
-100
-120
0
5
10
15
20 Mhz
25
30
35
FIR1滤波器频率响应
32阶 FIR滤 波 器 后 信 号 频 谱 ,抽 取 因 子 为 4 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 -110 0 1 2 3 4 5 MHz 6 7 8 9
32bit 可编程的数控本振,无失真动态范围大于110dB ; FIR 滤波器的带外衰减可达110dB ; 抽取因子从1～4096 ;（降采样率倍数） 滤波器模块包括1～5 级CIC 滤波器、半带抽取滤波器 、可编程FIR 滤波器和重采样FIR 滤波器; FIR滤波器类型包括：对称抽取滤波器，非对称抽取滤 波器，复数滤波器 4 路16-bit并行接口输出、16-bitμP口输出或串行输出 ，其输出具有灵活的多路复用方式 输出包括I、Q 输出和AGC输出。 输出时钟为输入时钟的1~16倍分频
，
2f u 2f l ≤ fs ≤ N N −1
⎛f ⎞ 1 ≤ N ≤ fix ⎜ u ⎟ = N max ⎝B⎠
输入 ISL5416信号的频谱
0 -10 -20 -30 -40 -50 -60 -70 -80
0
10
20
30
40
50 MHz
60
70
80
90
输入DDC的实信号频谱
ddc后 信 号 频 谱 0
-20
-40
-60
-80
-100
-120
0
10
20
30
40 MHz
50
60
70
80
混频后零中频信号频谱
CIC频 响 0 -10 -20 -30 -40 -50 -60 -70 -80
10
20
30
40 Mhz
50
60
70
80
CIC滤波器频响
CIC后 的 信 号 频 谱 ， 抽 取 因 子 为 2 0 -10 -20 -30 -40 -50 -60 -70 -80
经过64阶FIR滤波器信号频谱
数字下变频仿真实例B
设输入中频信号频率范围为：25 M ~ 35MHz ，ADC采样率为40MSPS，经过混频、CIC滤 波器2倍抽取、FIR滤波器的2倍抽取，采样率 变为10MSPS，其仿真结果如下图所示。
输入 ISL5416信号的频谱
0 -10 -20 -30 -40 -50 -60 -70 -A
设中频信号频率范围为：67.5MHz~72.5MHz，ADC采样率为80MSPS 。在设计DDC的滤波器时，按照6MHz带宽设计（工程上通常将接收机 的带宽设计的大于实际信号带宽，此处设计为1.2倍）。经过混频、CIC f
s
滤波器2倍抽取、FIR滤波器1的4倍抽取、FIR滤波器2的1倍抽取后，采 样率变为10MSPS，其仿真结果如图3~7所示。
uP口/
I S L 5 4 1 6
DOUT/
CLKO/
channel A:D 输出并口
RST和SYNC等控制信号
FPGA
JTAG（不接出来）
由于ISL5416的输出形式灵活，包括4通道并口、uP口和串口三 种方式，而4路输出并口又具有通道复用的模式，所以设计其与 FPGA的硬件接口时做如下考虑：将多种输出接口都连接到FPGA 上，而通过FPGA设计的灵活性，在硬件搭建完成后可以灵活选择 输出方式而不失通用性和灵活性。FPGA通过uP口配置ISL5416 ，而DDC采用4通道并口的模式并行输出数据。