触发器实验 3

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触发器功能实验报告

触发器功能实验报告

触发器功能实验报告触发器功能实验报告引言:触发器是数字电路中常见的重要元件,它能够在特定的输入条件下产生稳定的输出信号。

本实验旨在通过构建不同类型的触发器电路,探究触发器的基本原理和功能。

实验一:RS触发器RS触发器是最简单的一种触发器,由两个交叉连接的非门组成。

实验中我们使用了两个与非门来构建RS触发器电路,其中一个与非门的输出连接到另一个与非门的输入,反之亦然。

通过设置不同的输入状态,我们可以观察到RS触发器的两种稳定状态:置位和复位。

实验二:D触发器D触发器是一种常用的触发器,它具有单一输入和双输出。

实验中我们使用了两个与非门和一个或非门来构建D触发器电路。

通过输入信号的变化,我们可以观察到D触发器的工作原理:当输入信号为高电平时,输出保持之前的状态,当输入信号为低电平时,输出根据之前的状态进行切换。

实验三:JK触发器JK触发器是一种多功能的触发器,它具有两个输入和两个输出。

实验中我们使用了两个与非门和一个或非门来构建JK触发器电路。

通过设置不同的输入状态,我们可以观察到JK触发器的四种工作模式:置位、复位、切换和禁用。

实验四:T触发器T触发器是一种特殊的JK触发器,它只有一个输入和两个输出。

实验中我们使用了两个与非门和一个或非门来构建T触发器电路。

通过输入信号的变化,我们可以观察到T触发器的工作原理:当输入信号为高电平时,输出状态翻转,当输入信号为低电平时,输出保持不变。

实验五:应用实例在实验的最后,我们通过一个简单的应用实例来展示触发器的实际应用。

我们构建了一个二进制计数器电路,使用了多个D触发器和与非门。

通过输入脉冲信号,我们可以观察到计数器的工作原理:每次接收到脉冲信号,计数器的输出状态按照二进制规律进行变化。

结论:通过本次实验,我们深入了解了不同类型的触发器的功能和工作原理。

触发器在数字电路中具有重要的应用价值,能够实现各种逻辑功能和时序控制。

进一步的研究和实践将有助于我们更好地理解和应用触发器,提高数字电路设计的能力。

数电实验:触发器及其应用

数电实验:触发器及其应用

数字电子技术实验报告 实验三:触发器及其应用一、实验目的:1、 熟悉基本RS 触发器,D 触发器的功能测试。

2、 了解触发器的两种触发方式(脉冲电平触发和脉冲边沿触发)及触发特点。

3、 熟悉触发器的实际应用。

二、实验设备:1、 数字电路实验箱;2、 数字双综示波器;3、 指示灯;4、 74LS00、74LS74。

三、实验原理:1、触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。

在数字系统和计算机中有着广泛的应用。

触发器具有两个稳定状态,即“0”和“1”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。

触发器有集成触发器和门电路(主要是“与非门”)组成的触发器。

按其功能可分为有RS 触发器、JK 触发器、D 触发器、T 功能等触发器。

触发方式有电平触发和边沿触发两种。

2、基本RS 触发器是最基本的触发器,可由两个与非门交叉耦合构成。

基本RS 触发器具有置“0”、置“1”和“保持”三种功能。

基本RS 触发器也可以用二个“或非门”组成,此时为高电平触发有效。

3、 D 触发器在CP 的前沿发生翻转,触发器的次态取决于CP 脉冲上升沿来到之前D 端的状态,即Q n+1 = D 。

因此,它具有置“0”和“1”两种功能。

由于在CP=1期间电路具有阻塞作用,在CP=1期间,D 端数据结构变化,不会影响触发器的输出状态。

和 分别是置“0”端和置“1”端,不需要强迫置“0”和置“1”时,都应是高电平。

74LS74(CC4013),74LS74(CC4042)均为上升沿触发器。

以下为74LS74的引脚图和逻辑图。

D R D S四、实验原理图和实验结果:设计实验:1、一个水塔液位显示控制示意图,虚线表示水位。

传感器A、B被水浸沿时会有高电平输出。

框I是水泵控制电路。

逻辑函数L是水泵的控制信号,为1时水泵开启。

设计框I的逻辑电路,要求:水位低于A时,开启水泵L;水位高于B时,关闭水泵L。

数电实验三

数电实验三

实验三触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。

1、JK触发器在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。

本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如图8-2所示。

JK触发器的状态方程为Q n+1=J Q n+K Q nJ和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成“与”的关系。

Q与Q为两个互补输出端。

通常把 Q=0、Q =1的状态定为触发器“0”状态;而把Q=1,Q=0定为“1”状态。

图8-2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表8-2表8-2注:×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n(Q n)—现态 Q n+1(Q n+1 )—次态φ—不定态JK触发器常被用作缓冲存储器,移位寄存器和计数器。

2、D触发器在输入信号为单端的情况下,D触发器用起来最为方便,其状态方程为Q n+1=D n,其输出状态的更新发生在CP脉冲的上升沿,故又称为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前D端的状态,D触发器的应用很广,可用作数字信号的寄存,移位寄存,分频和波形发生等。

有很多种型号可供各种用途的需要而选用。

如双D 74LS74、四D 74LS175、六D 74LS174等。

图8-3 为双D 74LS74的引脚排列及逻辑符号。

功能如表8-3。

图8-3 74LS74引脚排列及逻辑符号表8-3 D触发器特性表表8-4 T触发器特性表4、触发器之间的相互转换在集成触发器的产品中,每一种触发器都有自己固定的逻辑功能。

(Multisim数电仿真)JK触发器

(Multisim数电仿真)JK触发器

实验3.8JK触发器一、实验目的:1. 熟悉JK触发器的功能和触发方式,了解异步置位和异步复位的功能。

2. 掌握用示波器观察触发器输出波形。

3. 了解触发器之间的转换,并检验其逻辑功能。

二、实验准备:触发器具有记忆功能,它是数字电路中用来存贮二进制数字信号的单元电路。

触发器的输出不但取决于它的输入,而且还与它原来的状态有关。

触发器接收信号之前的状态叫初态,用nQ表示;触发器接收信号之后的状态叫次态,用n1Q表示。

为了从根本上解决电平直接控制问题,人们在同步触发器的基础上设计了主从RS触发器。

但主从R S触发器中R、S之间仍存在约束的缺点,为了克服它,人们又设计出主从JK触发器。

图3.8.1为主从JK触发器74LS76的内部电路图;在看出,JK 触发器具有异步置位端D S 和异步复位端D R 。

表3.8.1: 无论CP 处于高电平还是低电平,都可以通过在D S 或D R 端加入低电平将触发器置1或置0。

JK 触发器的特征方程为:n n n Q K Q J Q +=+1................................................................3.8.1三、计算机仿真实验内容:1. 异步置位PR (即D S )及异步复位CLR (即D R )功能的测试:(1). 从电子仿真软件Multisim7基本界面左侧左列真实元件工具条的“TTL ”元件库中调出JK 触发器74LS76D ;从“Basic ”元件库中调出单刀双掷开关SPDT 两只;从“Source ”元件库中调出电源Vcc 和地线,将它们放置在电子平台上。

(2). 从电子仿真软件Multisim7基本界面左侧右列虚拟元件工具条的指示元件列表中选取红(1X )、蓝(2X )两种颜色指示灯各一盏,将它们放置在电子平台上。

(3). 将所有元件连成仿真电路如图3.8.3所示。

图3.8.3(4). 打开仿真开关,按表3.8.2分别按A 键或B 键,观察1X 、2X 的变化情况,并填好表3.8.2。

实验三态输出触发器及锁存器

实验三态输出触发器及锁存器

实验7 三态输出触发器及锁存器
一、实验目的
1.掌握三态触发器和锁存器的功能及使用方法.
2.学会用三态触发器和锁存器构成的功能电路。

二、实验仪器及材料
1.双踪示波器
2.器件:CD4043 三态输出四R—S触发器一片
74LS75 四位D锁存器一片
三、实验内容
1.锁存器功能及应用
图4.I为74LS75四D锁存器,每两个D锁存器由一个锁存信号G控制,当G为高电平时,输出端Q随输入端D信号的状态变化,当G由高变为低时,Q 锁存在G端由高变低前Q的电平上。

图4.l
(l).验证图4.l锁存器功能,并列出功能状态表。

(2).用74LS75组成数据锁存器
按图27。

2接线,1D~4D接逻辑开关作为数据输入端,G1,2和G 3,4 接到一起作为锁存选通信号ST,IQ~4Q分别接到7段译码器的A-D端,
数据输出由数码管显示。

设:逻辑电平H为“l”、L为“0”
ST=l,输入0001,0011,0111,观察数码管显示。

ST=0,输入不同数据,观察输出变化。

2.三态输出触发器功能及应用
4043为三态R-S触发器,其包含有4个R-S触发器单元,输出端均用CMOS传输门对输出状态施加控制。

当传输门截止时,电路输出呈
“三态”,即高阻状态。

管脚排列见图4.3。

(1).三态输出R-S触发器功能测试
验证RS触发器功能,并列出功能表。

注意:(a).不用的输入端必须接地,输出端可悬空。

(b).注意判别高阻状态,参考方法:输出端为高阻状态时用万用
表电压档测量电压为零,用电阻档测量电阻为无穷大。

触发器——实验报告

触发器——实验报告

触发器——实验报告本次实验主要针对的是数据库的触发器,触发器可以在数据库中对指定的事件进行响应,可以在事件发生前或发生后对相关的SQL语句进行处理,从而实现对数据的限制、约束等相关操作。

本次实验的目标是通过实例了解什么是触发器,如何创建触发器以及触发器的应用。

一、实验环境本次实验使用MySQL数据库作为实验环境。

二、实验步骤1. 创建数据库和表结构首先,需要创建一个新的数据库,并新建一张表来进行触发器的测试。

这里,我们创建一个名为“students”的数据库和“grades”表。

表结构如下:CREATE TABLE grades(id int(11) NOT NULL AUTO_INCREMENT,PRIMARY KEY (id)) ENGINE=InnoDB DEFAULT CHARSET=utf8 COLLATE=utf8_unicode_ci;2. 创建触发器接下来,我们要创建一个触发器来对数据进行限制。

比如,我们想对成绩的输入进行限制,限制只能输入0-100之间的分数。

创建触发器的语法如下:CREATE TRIGGER trigger_name{BEFORE | AFTER} {INSERT | UPDATE | DELETE} ON table_nameFOR EACH ROWBEGIN-- 触发器的处理END;以上语法中,trigger_name是触发器的名称,table_name是触发器所作用的表名,BEFORE或AFTER关键字表明触发器是在事件发生前还是发生后进行处理的,在本次实验中,我们使用BEFORE关键字,表示在事件发生前进行处理。

触发器可以应用在INSERT、UPDATE、DELETE事件上,我们用INSERT事件做例子,表示在插入数据之前实现相应的数据限制。

触发器中的处理代码可以是任何合法的SQL语句,其中可以使用NEW和OLD关键字来引用触发器作用的记录,NEW表示要插入或者修改的记录,OLD表示删除的记录。

实验三 D 触发器、移位寄存器、二进制计数器的 Verilog实现

实验三    D 触发器、移位寄存器、二进制计数器的 Verilog实现

实验三D触发器、移位寄存器、二进制计数器的Verilog实现及仿真器的使用一、实验目的:本次实验利用Verilog语言输入方式、定义引脚(两种方法)、;掌握任意进制计数器的设计方法,进一步掌握时钟的具体使用方法,进而掌握仿真器的使用方法。

二、实验要求:1、利用Verilog硬件描述语言,参考提供源程序,设计带进位的4位二进制计数器;2、利用Verilog硬件描述语言,自行设计七段码译码器;3、在原理图中调用计数器模块和译码器模块构成一个可以直接驱动数码管的单元模块。

带有清零端的D触发器源程序moduleR_SY_D_FF ( RB, D, CLK, Q, QB );input RB, D, CLK;output Q, QB ;reg Q;assign QB = ~Q;always @( posedge CLK or negedge RB )Q <= ( !RB )? 0: D;endmodule串行输入并行输出移位寄存器源程序module SIN_POUT_SHIFT ( RSTB, IN, CLK, Q );input RSTB, CLK, IN;output [3:0] Q;reg [3:0] Q;always @( posedge CLK or negedge RSTB )Q <= ( !RSTB )? 0: {Q,IN};endmodule并入串出移位寄存器module PIN_SOUT_SHIFT ( LOAD, IN, CLK, Q );input LOAD, CLK;input [3:0] IN;output [3:0] Q;Q;reg [3:0]always @( posedge CLK or posedge LOAD )if ( LOAD )Q <= IN;elseQ <= Q << 1;endmodule带进位二进制计数器源程序:module cnt4e(clk,clr,ena,cout,q); input clk,clr,ena;output [3:0] q;output cout;reg [3:0]q;always @(posedge clr or posedge clk) beginif(clr) q='b0000;else if (ena) q=q+1;endassign cout=&q;endmodule。

触发器实验报告

触发器实验报告

触发器实验报告一、实验目的。

本实验旨在通过实际操作,加深对触发器工作原理的理解,掌握触发器的使用方法,并能够准确地进行触发器的实验测量。

二、实验仪器与设备。

1. 示波器。

2. 信号发生器。

3. 电源。

4. 电路连接板。

5. 电阻、电容、开关等元器件。

三、实验原理。

触发器是一种能够存储和放大数字信号的电子元件,根据输入信号的不同,可以分为正边沿触发器和负边沿触发器。

在本实验中,我们将主要研究正边沿触发器的工作原理和特性。

四、实验步骤。

1. 将触发器电路连接至电源、示波器和信号发生器。

2. 调节信号发生器,产生不同频率和幅值的方波信号输入至触发器。

3. 观察示波器上输出的波形,并记录下触发器的工作状态。

4. 调节输入信号的频率和幅值,重复步骤3,得到更多的实验数据。

5. 对实验数据进行分析,总结触发器的特性和工作规律。

五、实验数据与分析。

通过实验我们得到了不同频率和幅值下触发器的输出波形,观察到了触发器的触发特性和稳态特性。

在输入信号达到一定条件时,触发器会输出稳定的高电平或低电平信号,这为数字电路的稳定工作提供了重要保障。

六、实验结论。

通过本次实验,我们深入了解了触发器的工作原理和特性,掌握了触发器的使用方法,能够准确地进行触发器的实验测量。

同时,我们也意识到了触发器在数字电路中的重要作用,为今后的学习和工作打下了坚实的基础。

七、实验心得。

通过动手操作,我们不仅加深了对触发器的理解,还提高了实际动手能力和实验数据处理能力。

实验中遇到的问题和挑战,也让我们更加谨慎和细致,为今后的学习和科研工作积累了宝贵的经验。

八、参考文献。

1. 《数字电子技术基础》,XXX,XXX出版社,XXXX年。

2. 《电子技术实验指导书》,XXX,XXX出版社,XXXX年。

以上为触发器实验报告内容,希望能对大家的学习和科研工作有所帮助。

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实验(一):MS SQL Server的使用和管理
一、实验目的
①掌握T-SQL语言中几个常用流程控制语句的使用。

②通过对常用系统存储过程的使用,了解存储过程的类型。

③通过创建和执行存储过程,了解存储过程的基本概念,掌握使用存储过程的操作技巧和方法。

二、实验内容
①用两种方法(if…else语句与while、break和continue语句)实现1+2+3……+100值的计算。

②活期存款中,“储户”通过‘存取款单’和“存储所”发生关系。

假定储户包括:账号,姓名,电话,地址,存款额;“储蓄所”包括:储蓄所编号,名称,电话,地址。

假定一个储户可以在不同的储蓄所存取款,试完成以下设计:
1.创建一个数据库名为SA VE,按要求在SA VE数据库中创建以上的那三个表“储户”、“存取款单”、“储蓄所”。

在三张表中自己选择应该在哪些列创建主键外键约束。

2.为“存取款单”表创建一个CHECK约束,使存取标志列的值要么是1要么是0。

3.创建一个触发器TR1完成下面的内容:
当向“存取名单”表中插入数据时,如果存取标志=1则应该更正储户表让存款额加上存取金额,如果存取标志=0则应该更正储户表让存款额减去存取金额,如果余额不足则显示余额不足错误。

4.创建一个视图显示用户账号、用户姓名、存款额和所在银行。

5.创建存储过程INPUT_PROC,OUT_PROC分别用于存款和取款,即向存取款单中插入数据。

三、实验步骤
1.启动sql查询分析器,运行相关sql脚本。

2.脚本文件如下:
创建一个数据库名为SA VE:
CREATE DATABASE[SA VE]
ON PRIMARY
(NAME=lfm1_dat,
FILLENAME='c:\SAVE.DA TA.mdf',
SIZE=10,
MAXSIZE=50,
FILEGROWTH=15%)
LOG ON
(NAME='lfm_log',
FILENAME='c:\SAVELOG.ldf',
SIZE=5MB,
MAXSIZE=25MB,
FILEGROWTH=5MB)
创建以上的那三个表“储户”、“存取款单”、“储蓄所”,在三张表中自己选择应该在哪些列创建主键外键约束。

CREATE TABLE 储户
(账号INT PRIMARY KEY,姓名CHAR(10),电话INT,地址CHAR(10),存款额MONEY)
GO
CREATE TABLE 储蓄所
(
储蓄所编号INT PRIMARY KEY,名称CHAR(10),电话INT,地址CHAR(10)
)
GO
CREATE TABLE 存取款单
(
账号INT NOT NULL,储蓄所编号INT NOT NULL,存取日期DA TETIME NOT NULL,存取标志INT NOT NULL,存取金额MONEY
)
GO
为“存取款单”创建主键约束。

ALTER TABLE 存取款单
ADD CONSTRAINT PK
PRIMARY KEY(账号,储蓄所编号,存取日期)
GO
一个储户要存钱,实际上就是向存取款单中插入数据。

银行的商业规则规定,一个人必须开了账户才能存取钱,即“储户”表中存在要存取款人的帐号。

并且这个人必须到储蓄所去存取钱,即你要插入到“存取款单”表的储蓄所编号列必须在“储蓄所”中存在。

要实现以上商业规则,创建以下两个外键约束。

ALTER TABLE 存取款单
ADD CONSTRAINT FK2
FOREIGN KEY(账号)
REFERENCES 储户(账号)
GO
ALTER TABLE 存取款单
ADD CONSTRAINT FK1
FOREIGN KEY(储蓄所编号)
PEFERENCES 储蓄所(储蓄所编号)
GO
3.为“存取款单”表创建一个CHECK约束,使存取标志列的值要么是1要么是0。

ALTER TABLE 存取款单
ADD CONSTRAINT CH
CHECT(存取标志=1 OR 存取标志=0)
GO
4.创建一个触发器TR1完成当向“存取款单”表中插入数据时,如果存取标志=1,则应该更改存储表让存款额加上存取金额,如果存取标志=0则应该更改储户表让存款额减去存取金额,如果余额不足显示余额不足错误。

CREATE TRIGGER TR1
ON 存取款单
FOR INSERT
AS
DECLARE @BZ INT,@MONEY MONEY,@ZH INT
SELECT @BZ=存取标志,@MONEY=存取金额,@ZH=账号
FROM INSERTED
IF @BZ=0
BEGIN
UPDATE 储户
SET 存款额=存款额-@MONEY
WHERE 账号=@ZH
DECLARE @SY MONEY
SELECT @SY=存款额FROM 储户
WHERE 账号=@ZH
IF @sy<0
BEGIN
RAISERROR('余额不足'16,1)
ROLLBACK
END
END
IF @BZ=1
BEGIN
UPDATE 储户
SET 存款额=存款额+@MONEY
WHERE 账号=@ZH
END
5.创建一个视图显示用户账号、用户姓名、存款额和所在银行。

CREATE VIEW V1
AS
SELECT 储户.账号,姓名,存款额,名称AS 储蓄所名称
RROM 储户INNER JOIN 存取款单
ON 储户.账号=存取款单.账号
INNER JOIN 储蓄所
ON 储蓄所.储蓄所编号=存取款单.储蓄所编号
6.创建存储过程INPUT_PROC,OUTPUT_PROC分别用于存款和取款,即向存取款单中插入数据。

CREATE PROC OUT_PROC
@ZH INT,@CXSBH INT,@CCJE MONEY
AS
INSERT 存取款单(账号,储蓄所编号,存取日期,存取标志,存取金额)
V ALUES
(@ZH,@CXSBH,GETDATE(),0,@CCJE)
GO
CREATE PROC INTUT_PROC
@ZH INT,@CXSBH INT,@CCJE MONEY
AS
INSERT 存取款单(账号,储蓄所编号,存取日期,存取标志,存取金额)
V ALUES
(@ZH,@CXSBH,GETDATE(),1,@CCJE)。

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