四位全加器的电路和版图仿真.
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初步设计与仿真验证，
第三章：用 S-edit 软件将逻辑电路转化为 CMOS 电路图，并通过 Tspice进行仿真实验，从而验证了电路的准确信。 第四章：通过 L-edit绘制出它的版图，并用LVS 对它的版图与电路 图进行了一致性检测及版图仿真，进一步验证了设计的正确性。 最后对本文的设计进行结论。
设计过程
本题目标设计面积小、功耗低、速度快的最基本电路四位全加器的 电路和版图，并对其性能进行仿真。首先设计半加器、全加器全加 器；在此原理上进行推广，设计出串行进位加法器，并对其进位进 一步改进、优化，利用各位之间的状态来预先产生高位的进位信号 ，设计出四位超前进位加法器并分析了其组成结构、结构参数以及 其工作原理，用数字设计软件Quartus II 进行了逻辑电路的初步设 计与仿真验证。接着用S-edit软件将逻辑电路转化为 CMOS电路图， 并通过T-spice进行仿真实验，从而验证了电路的准确性。最后介绍 了基于2umCMOS工艺版图设计的规则，通过L-edit绘制出它的版图， 并用LVS对它的版图与电路图进行了一致性检测及版图仿真，进一步 验证了设计的正确性。
超前进位加法器
优化后四位超前进位加法器进位的原理图如下：
用整套Tanner软件设计集成电路的流程[12]如图所示：
反相器的CMOS电路及仿真
1.根据设计要求划分功能模块
反相器的CMOS电路及仿真
1.根据设计要求划分功能模块
异或门的逻辑及CMOS电路
异或门的逻辑及CMOS电路仿真
四位串行进位加法器的逻辑及CMOS电路、仿真
半加器加器逻辑图及仿真图
全加器
在作二进制加法运算时，一般两个加数 都不会是一位，而是多位的。因此需要 考虑从低位来的进位，对于半加器而言， 即相当于3个1位二进制数的相加，求得 和及进位的逻辑电路称为全加器，其真 值表参见表2-2所列。
全加器
当Ai、Bi、Ci-1有两个以上1就会产生进位。 当A1、B1、C0中有计数个1，Si为1，偶数个1为，Si为 0。。
2.1 基本加法器
数字电子计算机能进行各种信息处理， 其中最常用的是各种算数运算。因为算 数中的加、减、乘、除四则运算，在数 字电路中往往是将其转化为加法运算来 实现的，所以加法运算是运算电路的基 本单元。能实现二进制加法运算的逻辑 电路称为加法器。
半加器
由真值表可知：当A，B中只有一个为1时，S0=1；当A， B同时为1时，C0=1：
四位串行进位加法器逻辑图及仿真图
超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐 级传递所消耗的时间，利用各位之间的状态来预先产生高 位的进位信号，于是制成了超前进位加法器。 由全加器的真值表及基本加法器的公式可得串行全加器的 Si和Ci的逻辑表达式：
四位串行进位加法器
定义两个中间变量Gi和Pi：
S1 P 1 C0 S2 P 2 C1 S3 P 3 C2 S4 P 4 C3
超前进位加法器
将以上的公式用逻辑图表达如下：
超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐 级传递所消耗的时间，利用各位之间的状态来预先产生高 位的进位信号，于是制成了超前进位加法器。 由全加器的真值表及基本加法器的公式可得串行全加器的 Si和Ci的逻辑表达式：
四位串行进位加法器的逻辑及CMOS电路图仿真
四位超前进位加法器的逻辑和CMOS电 路
四位超前进位加法器的CMOS电路仿真
以下为PMOS版图绘制的步骤：
来自百度文库
1、绘制N阱 2、绘制P Select 3、绘制有源区 4、绘制栅极多晶硅 5、绘制有源区接触孔
反相器版图的版图绘制
异或门CMOS电路版图
与门、或门版图的绘制
四位串行进位加法器版图的绘制
四位超前进位加法器版图的绘制
四位超前进位加法器版图仿真结果
超前进位加法器
因为设计的是四位加法器，其最低位C0为0，所以将四位 全加器的进位链优化如下，可大大简化电路，减少CMOS 数量，以便减少后面版图的工作量。
C1 G1 C 2 G 2 P 2G1 C 3 G3 P3G 2 P3P 2G1 C 4 G 4 P 4G3 P 4 P3G 2 P 4 P3P 2G1
四位全加器的电路和版图仿真
本文内容章节安排
第一章：概述加法器研究背景及意义及本论文的主要工作内容。 第二章：介绍半加器、全加器，设计原理，在此原理上进行推广， 设计出串行进位加法器，并对其进位进一步改进、优化，设计四位超前
进位加法器，然后用数字电路设计软件 Quartus II 进行了逻辑电路的
全加器
在作二进制加法运算时，一般两个加数 都不会是一位，而是多位的。因此需要 考虑从低位来的进位，对于半加器而言， 即相当于3个1位二进制数的相加，求得 和及进位的逻辑电路称为全加器，其真 值表参见表2-2所列。
全加器逻辑图及仿真图
四位串行进位加法器
串行进位加法器是比较简单、基本的加 法器结构，也称为“行波进位加法器” 一个四位的串行进位加法器要求 4 个全 加器串联起来，进位输出位用来作为下 一位的进位输入，设计思路如下：
第三章：用 S-edit 软件将逻辑电路转化为 CMOS 电路图，并通过 Tspice进行仿真实验，从而验证了电路的准确信。 第四章：通过 L-edit绘制出它的版图，并用LVS 对它的版图与电路 图进行了一致性检测及版图仿真，进一步验证了设计的正确性。 最后对本文的设计进行结论。
设计过程
本题目标设计面积小、功耗低、速度快的最基本电路四位全加器的 电路和版图，并对其性能进行仿真。首先设计半加器、全加器全加 器；在此原理上进行推广，设计出串行进位加法器，并对其进位进 一步改进、优化，利用各位之间的状态来预先产生高位的进位信号 ，设计出四位超前进位加法器并分析了其组成结构、结构参数以及 其工作原理，用数字设计软件Quartus II 进行了逻辑电路的初步设 计与仿真验证。接着用S-edit软件将逻辑电路转化为 CMOS电路图， 并通过T-spice进行仿真实验，从而验证了电路的准确性。最后介绍 了基于2umCMOS工艺版图设计的规则，通过L-edit绘制出它的版图， 并用LVS对它的版图与电路图进行了一致性检测及版图仿真，进一步 验证了设计的正确性。
超前进位加法器
优化后四位超前进位加法器进位的原理图如下：
用整套Tanner软件设计集成电路的流程[12]如图所示：
反相器的CMOS电路及仿真
1.根据设计要求划分功能模块
反相器的CMOS电路及仿真
1.根据设计要求划分功能模块
异或门的逻辑及CMOS电路
异或门的逻辑及CMOS电路仿真
四位串行进位加法器的逻辑及CMOS电路、仿真
半加器加器逻辑图及仿真图
全加器
在作二进制加法运算时，一般两个加数 都不会是一位，而是多位的。因此需要 考虑从低位来的进位，对于半加器而言， 即相当于3个1位二进制数的相加，求得 和及进位的逻辑电路称为全加器，其真 值表参见表2-2所列。
全加器
当Ai、Bi、Ci-1有两个以上1就会产生进位。 当A1、B1、C0中有计数个1，Si为1，偶数个1为，Si为 0。。
2.1 基本加法器
数字电子计算机能进行各种信息处理， 其中最常用的是各种算数运算。因为算 数中的加、减、乘、除四则运算，在数 字电路中往往是将其转化为加法运算来 实现的，所以加法运算是运算电路的基 本单元。能实现二进制加法运算的逻辑 电路称为加法器。
半加器
由真值表可知：当A，B中只有一个为1时，S0=1；当A， B同时为1时，C0=1：
四位串行进位加法器逻辑图及仿真图
超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐 级传递所消耗的时间，利用各位之间的状态来预先产生高 位的进位信号，于是制成了超前进位加法器。 由全加器的真值表及基本加法器的公式可得串行全加器的 Si和Ci的逻辑表达式：
四位串行进位加法器
定义两个中间变量Gi和Pi：
S1 P 1 C0 S2 P 2 C1 S3 P 3 C2 S4 P 4 C3
超前进位加法器
将以上的公式用逻辑图表达如下：
超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐 级传递所消耗的时间，利用各位之间的状态来预先产生高 位的进位信号，于是制成了超前进位加法器。 由全加器的真值表及基本加法器的公式可得串行全加器的 Si和Ci的逻辑表达式：
四位串行进位加法器的逻辑及CMOS电路图仿真
四位超前进位加法器的逻辑和CMOS电 路
四位超前进位加法器的CMOS电路仿真
以下为PMOS版图绘制的步骤：
来自百度文库
1、绘制N阱 2、绘制P Select 3、绘制有源区 4、绘制栅极多晶硅 5、绘制有源区接触孔
反相器版图的版图绘制
异或门CMOS电路版图
与门、或门版图的绘制
四位串行进位加法器版图的绘制
四位超前进位加法器版图的绘制
四位超前进位加法器版图仿真结果
超前进位加法器
因为设计的是四位加法器，其最低位C0为0，所以将四位 全加器的进位链优化如下，可大大简化电路，减少CMOS 数量，以便减少后面版图的工作量。
C1 G1 C 2 G 2 P 2G1 C 3 G3 P3G 2 P3P 2G1 C 4 G 4 P 4G3 P 4 P3G 2 P 4 P3P 2G1
四位全加器的电路和版图仿真
本文内容章节安排
第一章：概述加法器研究背景及意义及本论文的主要工作内容。 第二章：介绍半加器、全加器，设计原理，在此原理上进行推广， 设计出串行进位加法器，并对其进位进一步改进、优化，设计四位超前
进位加法器，然后用数字电路设计软件 Quartus II 进行了逻辑电路的
全加器
在作二进制加法运算时，一般两个加数 都不会是一位，而是多位的。因此需要 考虑从低位来的进位，对于半加器而言， 即相当于3个1位二进制数的相加，求得 和及进位的逻辑电路称为全加器，其真 值表参见表2-2所列。
全加器逻辑图及仿真图
四位串行进位加法器
串行进位加法器是比较简单、基本的加 法器结构，也称为“行波进位加法器” 一个四位的串行进位加法器要求 4 个全 加器串联起来，进位输出位用来作为下 一位的进位输入，设计思路如下：