实验一 两位十进制计数器
数显两位十进制计数器电路设计报告
东北大学秦皇岛分校计算机与通信工程学院电子线路课程设计压力测量数显电路专业名称班级学号学生姓名指导教师设计时间课程设计任务书专业学号学生姓名（签名）：设计题目：压力测量数显电路一、设计实验条件Multisim实验室二、设计任务及要求1.熟悉译码器、555定时器、计数器和七位数码管的功能，并熟练应用；2.掌握555定时器产生脉冲的原理和方法；3.选择合适的器件来构成脉冲信号发生器；4.学会利用计数器构成不同进制的计数器；5.设计压力测量数显电路。
三、设计报告的内容1.设计题目与设计任务（设计任务书）2.前言（绪论）(设计的目的、意义等)3.设计主体（各部分设计内容、分析、结论等）4.结束语（设计的收获、体会等）5.参考资料四、设计时间与安排1、设计时间：2周2、设计时间安排：熟悉实验设备、收集资料：2 天设计图纸、实验、计算、程序编写调试： 5天编写课程设计报告：2 天答辩：1 天1、绪论随着计算机科学与技术迅猛地发展，用数字电路进行信号处理的优势也更加的突出。
数字电路具有精度高、稳定性好、抗干扰能力强、程序软件控制等一系列优点。
为了充分发挥数字电路在信号处理上的强大功能，我们可以先将拟信号按比例转换成数字信号，然后送到数字电路进行处理，最后将处理结果根据需要转换成相应的模拟信号输出。
自20世纪七十年代开始，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎左右的领域。
现在，学校给我提供了这次机会，我将利用所学的数电知识，仿真一个压力测试数电电路，以求更好掌握数电知识。
此次课程设计的目的是学会利用555定时器产生脉冲信号，熟练应用计数器、译码器和数码器构成压力测试数显电路。
通过此次的课程设计掌握数字信号的基本元件和知识，以实践的方式加深知识的掌握程度，扩展我们的思维。
2、系统设计（一）设计结构1、由555脉冲信号发生器产生脉冲信号；2、100进制计数器有两个74LS160计数器串联构成；3、显示器是由两个译码器和两个数码管构成。
十进制计数器实验报告
when 4=>seg7<="1100110";
when 5=>seg7<="1101101";
when 6=>seg7<="1111101";
when 7=>seg7<="0000111";
when 8=>seg7<="1111111";
when 9=>seg7<="1100111";
2,建完工程后,再建一个VHDL FILE,打开VHDL编辑器对话框.
3,按照实验原理和自己的想法,在VHDL编辑窗口编写Verilog程序.
4,编写完Verilog程序后,保存起来.注意顶体名跟程序实体名要一致.
5,对自己编写的Verilog程序进行编译并仿真,对程序的错误进行修改.
6,编译仿真无误后,进行管脚分配.分配完成后,再进行全编译一次,以使管脚分配生效.
signal seg7:std_logic_vector(6 downto 0);
signal countnum: integer range 0 to 9;
signal clk_1k: std_logic;
begin
r<="011111";
process(clk)
variable cnt1:integer range 0 to 5000;
end if;
else
cnt1:=cnt1+1;
end if;
end if;
end process;
综合课程设计——两位十进制数加法实验报告DOC
标准实验报告学生姓名：指导教师：一、实验室名称：二、实验项目名称：综合课程设计——两位十进制数加减法的实现三、实验原理：1、FPGA的矩阵键盘开发板上设计了行列式矩阵编码键盘，规模为4*4，可作为外部输入。
其对应管脚分布如下：2、自由按键电路KEY1 对应P102，KEY2 对应P101。
3、拨码开关板上设计了一组8 位的拨码开关，ON为低电平，OFF为高电平。
拨码开关可供用户输入一些高低电平。
4、键盘扫描及数码显示对键盘的扫描分为三步，首先检测由于没有按键按下，然后在有按键按下的情况下，先进行行扫描找出对应按键是哪行按下，接着是对应的列扫描最终确定是哪一个按键。
给对应的按键赋上预先设定的值连接到数码管便能控制数码管显示。
我们需要如下几个信号来实现编写这一部分程序：key_code，用来控制数码管显示相应的值；row，用来控制行扫描；column，用来控制列扫描。
要利用8个数码管显示8个不同的数字，由于此为动态显示，送到每一段的值都一样，利用显示使能en，来控制亮灭，同时提高显示时钟频率，可以实现8位数码管的不同值显示。
5、去抖利用普通的CASE语句编写的程序会出现按键按下值会一直递增的现象，我们需要一个优化的能够实现对长按下的键只记一次。
需要重新自己设定一个去抖参数。
个人思想如下：设定去抖参数qudou，当没有按键按下时其自动置为0，在检测按键时如果同时检测都qudou=0才做对应键值加1的操作且同时把去抖参数置为1；如此便能够实现。
6、两位十进制加减法实现原理加数和被加数的输入由矩阵键盘扫描完成，具体实现是，利用状态机，一个状态来进行加数的输入然后跳转到另一状态，进行被加数的输入，两个数输入完成后，下一状态为显示结果。
同时需要一位来控制是做加法还是减法。
状态机设计，利用VHDL设计有限状态机分为两个定义，三个进程。
两个定义分别用来定义状态变量以及状态机的状态；三个进程分别用来描述状态寄存器状态，状态转移进程以及状态输出。
2位十进制计数器
本科实验报告课程名称：CPLD/FPGA应用设计实验项目：2位十进制计数器实验地点：中区采矿楼二层专业班级：学号：学生姓名：2014年 3 月17 日一、实验目的1、熟悉Quartus II的原理图设计流程全过程。
2、学习简单时序电路的设计方法。
3、学习EDA设计的时序仿真和硬件测试方法。
二、实验原理2位十进制计数器参考原理图如图所示，也可以采用其他元器件实现。
三、实验任务1、设计2位十进制计数器电路。
2、在EDA环境中输入原理图。
3、对计数器进行仿真分析、引脚锁定、硬件测试。
四、实验步骤1、设计电路原理图设计含有时钟使能及进位扩展输出的十进制计数器。
可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。
2、计数器电路的实现按照电路图进行连线，完成完整的实验原理图。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。
总线可以以标号方式进行连接。
3、波形仿真4、编程下载后的硬件测试，实验图如下图：五、实验感想通过本次实验，我熟悉了Quartus II软件的使用方法，对图形设计方法和VHDL语句设计方法都有了初步的了解。
通过对两种方法进行分析比较可以发现，图形设计方法直观明了，但不便于修改，而且受元件库所能提供的元件限制，在设计时要求对元件有较好的了解；而采用VHDL语言设计方法，只要设计者正确描述目标电路的功能，通常就可以利用综合器产生符合要求的电路，而且该方法实现电路容易进行修改，设计者也不用过多考虑实际可获得的硬件资源，因此提高了设计效率。
2位10进制计数器
//设计一个2位10进制计数器，每秒加1，在LED上显示#include "reg51.h"#define THCO 0xee#define TLCO 0x0#define THC1 0xee#define TLC1 0x0unsigned char code Duan[]={0x3F, 0x06,0x5B,0x4F,0x66,0x6D,0x7D,0x07,0x7F,0x6F};unsigned char Data_Buffer[2]={0,0};unsigned int count=0;sbit P10=P1^0;sbit P11=P1^1;sbit P12=P1^2;sbit P13=P1^3;void main(){TMOD=0x11;TH0=THCO;TL0=TLCO;TR0=1;ET0=1;TH1=THC1;TL1=TLC1;TR1=1;ET1=1;EA=1;while(1);}void timer1() interrupt 3{static unsigned char Bit1;TH1=THC1;TL1=TLC1;count++;if(count>200){count=0;Bit1++;if(Bit1>99)Bit1 = 0;Data_Buffer[0]=Bit1/10;Data_Buffer[1]=Bit1%10; }}void timer0() interrupt 1{static unsigned char Bit=0;TH0=THCO;TL0=TLCO;Bit++;if(Bit>=2)Bit=0;P1|=0x0f;P0=Duan[Data_Buffer[Bit]]; switch(Bit){case 0: P10=0;break;case 1: P11=0;break;}}实验5思考题#include "reg51.h"#define THCO 0xee#define TLCO 0x00#define THC1 0xee#define TLC1 0x00unsigned char code Duan[]={0x3F, 0x06,0x5B,0x4F,0x66,0x6D,0x7D,0x07,0x7F,0x6F};unsigned char Data_number[4]={1,2,3,4};unsigned char Data_time[2]={0,0};sbit P10=P1^0;sbit P11=P1^1;sbit P12=P1^2;sbit P13=P1^3;sbit key=P3^2;int mode=0,Bit1=0,Bit=0;void main(){TMOD=0x11;TH0=THCO;TL0=TLCO;TR0=1;ET0=1;EX0=1;IT0=1;TH1=THC1;TL1=TLC1;TR1=0;ET1=1;EA=1;while(1);}void tans_mode() interrupt 0{int t;if(key==0){for(t=0;t<1000;t++);if(key==0){while(!key);mode++;if(mode==3)mode=0;Bit=0;if(mode==2){TR1=1;Bit1=0;}else{TR1=0;}}}}void timer1() interrupt 3{static unsigned int count=0;TH1=THC1;TL1=TLC1;count++;if(count>200){count=0;Bit1++;if(Bit1>99)Bit1=0;Data_time[0]=Bit1/10;Data_time[1]=Bit1%10; }}void timer0() interrupt 1{TH0=THCO;TL0=TLCO;P1=0x0f;if(mode==0){P0=Duan[0];}if(mode==1){Bit++;if(Bit>=4)Bit=0;P0=Duan[Data_number[Bit]]; }if(mode==2){Bit++;if(Bit>=2)Bit=0;P0=Duan[Data_time[Bit]];}switch(Bit){case 0: P10=0;break; case 1: P11=0;break; case 2: P12=0;break; case 3: P13=0;break; }}。
实验一 十进制计数器的设计与仿真 电子科技大学
实验一十进制计数器的设计与仿真一、实验目的熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。
二、实验原理该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。
（1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。
（2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。
（3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。
（4）不完整的条件语句与语句Q1<=Q1+1构成了加1加法器和4位寄存器。
（5）语句（Q1<9）构成了小于比较器，比较器的输出信号控制左侧多路选择器。
（6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。
具有5个输入端口（CLK、RST、EN、LOAD、DATA）。
CLK输入时钟信号；RST 起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。
有两个输出端口（DOUT和COUT）。
DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。
五、实验步骤设计程序：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK;input EN;input RST;input LOAD;input [3:0] DATA;output [3:0] DOUT;output COUT;reg [3:0] Q1 ;reg COUT ;assign DOUT = Q1;always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0;else if (EN) beginif (!LOAD) Q1 <= DATA;else if (Q1<9) Q1 <= Q1+1;else Q1 <= 4'b0000;endendalways @(Q1)if (Q1==4'h9) COUT = 1'b1;else COUT = 1'b0;Endmodule设计流程：1．编辑和输入设计文件（1）、新建一个文件夹如D：\CNT10 ,本工程所有文件将存放在此目录中。
数显两位十进制计数器电路设计报告
东北大学秦皇岛分校计算机与通信工程学院电子线路课程设计压力测量数显电路专业名称班级学号学生姓名指导教师设计时间课程设计任务书专业学号学生姓名（签名）：设计题目：压力测量数显电路一、设计实验条件Multisim实验室二、设计任务及要求1.熟悉译码器、555定时器、计数器和七位数码管的功能，并熟练应用；2.掌握555定时器产生脉冲的原理和方法；3.选择合适的器件来构成脉冲信号发生器；4.学会利用计数器构成不同进制的计数器；5.设计压力测量数显电路。
三、设计报告的内容1.设计题目与设计任务（设计任务书）2.前言（绪论）(设计的目的、意义等)3.设计主体（各部分设计内容、分析、结论等）4.结束语（设计的收获、体会等）5.参考资料四、设计时间与安排1、设计时间：2周2、设计时间安排：熟悉实验设备、收集资料：2 天设计图纸、实验、计算、程序编写调试： 5天编写课程设计报告：2 天答辩：1 天1、绪论随着计算机科学与技术迅猛地发展，用数字电路进行信号处理的优势也更加的突出。
数字电路具有精度高、稳定性好、抗干扰能力强、程序软件控制等一系列优点。
为了充分发挥数字电路在信号处理上的强大功能，我们可以先将拟信号按比例转换成数字信号，然后送到数字电路进行处理，最后将处理结果根据需要转换成相应的模拟信号输出。
自20世纪七十年代开始，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎左右的领域。
现在，学校给我提供了这次机会，我将利用所学的数电知识，仿真一个压力测试数电电路，以求更好掌握数电知识。
此次课程设计的目的是学会利用555定时器产生脉冲信号，熟练应用计数器、译码器和数码器构成压力测试数显电路。
通过此次的课程设计掌握数字信号的基本元件和知识，以实践的方式加深知识的掌握程度，扩展我们的思维。
2、系统设计（一）设计结构1、由555脉冲信号发生器产生脉冲信号；2、100进制计数器有两个74LS160计数器串联构成；3、显示器是由两个译码器和两个数码管构成。
微机原理实验之两位十进制数相加
微机原理实验之两位十进制数相加实验目的：了解和掌握两位十进制数相加的原理和方法，熟悉数字电路的组成和工作原理。
实验器材：数字计算器、示波器、两位十进制加法器。
实验原理：在计算机中，数字电路是基础。
而十进制数相加是数字电路中最基本的运算之一、十进制数可以用二进制数表示，通过逻辑门和添加器电路可以实现十进制数的加法运算。
十进制数是由0~9这10个基本数字组成。
每一位都有从0到9的取值范围。
当两位十进制数相加时，需要对个位、十位等位上的数字进行相加，并向高一位进位。
具体的加法过程可以通过数字电路来实现。
一个两位十进制数相加的示例：23+56首先从个位数开始相加，3+6=9，个位上的结果是9；然后从十位数开始相加，2+5=7，十位上的结果是7；将个位和十位上的结果合并，得到最终结果79实验步骤：1.准备好实验器材，确保电路连接的正确性。
2.输入两个需要相加的两位十进制数，例如23和56，将这两个十进制数转化为二进制数。
3.将两个二进制数输入到相应的输入端口，将输入数送入两位十进制加法器。
4.确认输入数的有效性，检查输入数的范围是否符合要求。
5.等待计算器输出结果，结果以二进制数的形式表示。
6.确认结果的正确性，将输出数转化为十进制数。
7.对比计算结果与预期结果，分析原因。
实验结果：输入数：23、56预期结果：79实际结果：79分析和讨论：在本次实验中，我使用了两位十进制加法器，将两个两位十进制数相加。
实验结果显示，实际结果与预期结果一致，说明实验顺利完成。
通过这个实验，我了解到了两位十进制数相加的原理和方法。
在实际应用中，十进制数相加往往需要通过数字电路来实现。
对于更高位数的十进制数相加，可以通过级联多个十进制加法器来实现。
总结：通过本次实验，我掌握了两位十进制数相加的原理和方法，了解了数字电路的组成和工作原理。
继续深入学习和实践，在实际应用中灵活运用数字电路知识，将有助于提高计算和运算效率。
两位十进制计数器
河南工业大学EDA技术实验报告专业电科班级1301 姓名学号2013160实验地点6316+ 6515 实验日期2014-10-9 成绩评定一、实验项目两位十进制计数器二、实验目的通过一个二位十进制数字频率计的设计过程来学习用原理图输入法设计较复杂逻辑电路的方法。
设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输入的十进制计数器。
这里用一个双十进制74390和其它一些辅助元件的完成三、实验原理图中，74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器1的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb=‘1’是允许计数；enb=‘0’是禁止计数。
计数器1的4位输出q[3]、q[2]、q[1]和q[0]并成总线表达方式既q[3..0]，由图左下角的OUTPUT输出端口向外输出计数值，同时由一个4输入与门和两个反向器构成进位信号进入第2个计数器的时钟输入端2CLKA。
第2个计数器的4位计数输出时q[7]、q[6]、q[5]和q[4],总线输出信号是q[7..4]。
这两个计数器的总的进位信号，既可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，有cout输出。
clr是计数器的清零信号。
四、仿真结果及分析当clk输入时钟信号时，clr信号具有清0功能，当enb为高电平时允许计数，低电平时禁止计数；当低4位计数器到9时向高4位计数器进位。
五、硬件验证过程及结果分析计入机房，对照开发板完成相应的引脚锁定，锁定好引脚后下载到开发板上，按照引脚锁定方式进行连线操作。
六、实验总结本次实验所做的仍是基于原理图的设计，在经过前几次基于原理图实验的练习后，已经能很好的使用原理图来完成设计。
本次实验新增了一项以总线方式输出q[3..0]分别与74390的计数器1的4个输出端1QD,1QC,,1QB,1QA相接，它们的标号分别表示为q[3],q[2],q[1],q[0]。
实验2`有时钟输入的两位十进制计数器原理图输入设计
三、实验注意事项 1、输入文件名不能用汉字或关键字、非法字符； 、输入文件名不能用汉字或关键字、非法字符； 2、注意文件在编译连接时的路径； 、注意文件在编译连接时的路径； 3、注意引脚分配与对应的 芯片相匹配； 、注意引脚分配与对应的FPGA芯片相匹配； 芯片相匹配 4、注意信号标号与总路线的表达方式。 、注意信号标号与总路线的表达方式。 四、实验设备 GW48EDA系统，计算机一台，打印机一台 系统， 系统 计算机一台， 五、实验思考 1、用VHDL编写有时钟输入的两位十进制计数器源程序。 编写有时钟输入的两位十进制计数器源程序。 、 编写有时钟输入的两位十进制计数器源程序 2、 对仿真波形结果进行分析。 、 对仿真波形结果进行分析。 3、写出验证性实验报告 、写出验证性实验报告.
图3-4 用74390设计一个有时钟使能的两位十进制计数器原理
图3-5 调出元件74390
图3-6 从Help中了解74390的 详细功能
1、设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进 、设计电路原理图， 制计数器。为此这里拟用一个双十进制计数74390和其它一些辅助元件来完成。电路 和其它一些辅助元件来完成。 制计数器。为此这里拟用一个双十进制计数 和其它一些辅助元件来完成 原理图如图3-4所示。图中，74390连接成两个独立的十进制计数器，待测频率信号 原理图如图 所示。图中， 连接成两个独立的十进制计数器， 所示 连接成两个独立的十进制计数器 clk通过一个与门进入 通过一个与门进入74390的计数器 的时钟输入端 的计数器1的时钟输入端 通过一个与门进入 的计数器 的时钟输入端1CLKA，与门的另一端由计数使 ， 能信号enb控制：当enb = '1' 时允许计数；enb = '0' 时禁止计数。计数器 的4位输出 控制： 时允许计数； 时禁止计数。计数器1的 位输出 能信号 控制 q[3]、q[2]、q[1]和q[0]并成总线表达方式即 并成总线表达方式即q[3..0]，由图 左下角的 左下角的OUTPUT输出 、 、 和 并成总线表达方式即 ，由图3-4左下角的 输出 端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第 输入与门和两个反相器构成进位信号进入第2个计 端口向外输出计数值，同时由一个 输入与门和两个反相器构成进位信号进入第 个计 数器的时钟输入端2CLKA。 数器的时钟输入端 。 个计数器的4位计数输出是 第2个计数器的 位计数输出是 个计数器的 位计数输出是q[7]、q[6]、q[5]和q[4]，总线输出信号是 、 、 和 ，总线输出信号是q[7..4]。这 。 两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个 两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个 输入与门和两个 反相器产生， 输出。 是计数器的清零信号 是计数器的清零信号。 反相器产生，由cout输出。clr是计数器的清零信号。 输出 2、计数器电路实现，在此首先从实现图 所示的电路的绘制和测试开始，用鼠标双 所示的电路的绘制和测试开始， 、计数器电路实现，在此首先从实现图3-4所示的电路的绘制和测试开始 击“Enter Symbol”窗中 窗中Symbol Libraries栏的 栏的e:\maxplus2\max2lib\mf的宏功能元 的宏功能元 窗中 栏的 件库，于是可以在Symbol Files栏中看到绝大多数 系列的元件（图3-5）。这些器 栏中看到绝大多数74系列的元件 ）。这些器 件库，于是可以在 栏中看到绝大多数 系列的元件（ ）。 件的详细功能及其它们的逻辑真值表可以通过查阅“ 选项来获得。 件的详细功能及其它们的逻辑真值表可以通过查阅“Help”选项来获得。为了查阅 选项来获得 74390的功能，可如图 所示，在Help菜单中选 的功能， 所示， 菜单中选Old-Style Macrofunctions项，然后 的功能 可如图3-6所示 菜单中选 项 选Counters项。 项
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实验一两位十进制计数器
一实验目的
二实验要求
三实验内容及步骤
（1）两位十进制计数器项目的建立
1 新建一个文件夹作为工程项目的记录
2 创建工程项目
运行QUARTUS2软件，建立工程，方法是选择file菜单下执行new project wizard 命令（2）基于QUARTUS2的两位十进制计数器的原理图设计
建立原理图文件
1 运行QUARTUS2软件，选择file菜单执行new。
的命令
2 选择block diagram/schematic file 流程图和原理图文件，单击ok进入原理图编辑界面，即建立一个空的原理图文件
3元件的选择和放置
在原理图编辑区单击鼠标右键或双击鼠标左键，在对应的Name输入相应的名字，即可调出。
选择Repeat-insert mode 即可重复调用
4修改输入输出元件（引脚）属性双击任意一个元件，即可修改元件参数
5 电路图连线
注意网络标号的放置，用鼠标单击线条，则该线处于选中状态，再按右键，选择properties，即可填入网络标号
6 保存原理图文件
Ctrl+s 或点击file菜单中的save保存，就生成了原理图文件
7原理图
基于QUARTUS2的两位十进制计数器的编译
QUARTUS2的编译方法是选中processing菜单的start compliation 项或者单击快捷键按钮进行编译
基于QUARTUS2两位十进制计数器的功能测试
1 新建波形文件
选择菜单file中的new。
命令，选择verification/debugging中的vector waveform file方式后单击ok按键，进入QUARTUS2波形编辑器
在name栏下的空白处双击鼠标，出现insert node or bus对话框，单击node finder 按钮，选择引脚
2 设置仿真时间区域
在edit菜单中选择end time 项，在弹出的，设置整个仿真的时间，单击ok
执行edit菜单中的grid size 。
命令，设置时间的栅格，点击ok
3设置输入信号波形
选中clk时钟信号，选择时钟设置键，设置时钟周期为1us
设置clr信号
设置en信号
4进行仿真
四实验结论波形图如下所示。