IDDQ测试原理及方法
半导体测试原理
半导体测试公司简介Integrated Device Manufacturer (IDM):半导体公司，集成了设计和制造业务。
IBM：（International Business Machines Corporation）国际商业机器公司，总部在美国纽约州阿蒙克市。
Intel：英特尔，全球最大的半导体芯片制造商，总部位于美国加利弗尼亚州圣克拉拉市。
Texas Instruments：简称TI，德州仪器，全球领先的数字信号处理与模拟技术半导体供应商。
总部位于美国得克萨斯州的达拉斯。
Samsung：三星，韩国最大的企业集团，业务涉及多个领域,主要包括半导体、移动电话、显示器、笔记本、电视机、电冰箱、空调、数码摄像机等。
STMicroelectronics：意法半导体，意大利SGS半导体公司和法国Thomson半导体合并后的新企业，公司总部设在瑞士日内瓦。
是全球第五大半导体厂商。
Strategic Outsourcing Model（战略外包模式）：一种新的业务模式，使IDM厂商外包前沿的设计，同时保持工艺技术开发Motorola：摩托罗拉。
总部在美国伊利诺斯州。
是全球芯片制造、电子通讯的领导者。
ADI：（Analog Devices, Inc）亚德诺半导体技术公司，公司总部设在美国，高性能模拟集成电路（IC）制造商，产品广泛用于模拟信号和数字信号处理领域。
Fabless:是半导体集成电路行业中无生产线设计公司的简称。
专注于设计与销售应用半导体晶片，将半导体的生产制造外包给专业晶圆代工制造厂商。
一般的fabless公司至少外包百分之七十五的晶圆生产给别的代工厂。
Qualcomm：高通，公司总部在美国。
以CDMA(码分多址)数字技术为基础，开发并提供富于创意的数字无线通信产品和服务。
如今，美国高通公司正积极倡导全球快速部署3G网络、手机及应用。
Broadcom：博通，总部在美国，全球领先的有线和无线通信半导体公司。
基于CMOS电路的IDDQ测试电路设计.doc
基于CMOS电路的IDDQ测试电路设计来源：中电网引言测试CMOS电路的方法有很多利测试逻辑故障的一•般方法是采用逻辑响应测试，即通常所说的功能测试。
功能测试可诊断出逻辑错误，但不能检查出晶体管常开故障、晶体管常闭故障、晶体管栅氧化层短路，互连桥短路等物理缺陷引发的故障，这些缺陷并不会立即影响电路的逻辑功能，通常要在眠件工作一•段时间后才会影响其逻辑功能。
功能测试是基于逻辑电平的故障检测，通过测景原始输出的电压来确定逻辑电平，因此功能测试实际上是电压测试。
电压测试对于检测固定型故障，特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS I艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS 电路测试中却是常见的。
对于较大规模电路，电压测试测试集的生成相当复杂且较长，需要大量的实验数据样本。
1DDQ测试是对功能测试的补充。
通过测试静态电流1DDQ可检测出电路中的物理缺陷所引发的故障。
TDDQ测试还可以检测出那些尚未引起逻辑错误，但在电路初期会转换成逻辑错误的缺陷。
本文所设计的IDDQ电流测试电路对CMOS被测电路进行检测，通过观察测试电路输出的高低电平可知被测电路是否有物理缺陷。
测试电路的核心是电流差分放大电路，其输出一个与被测电路IDDQ电流成正比的输出。
测试电路出联在被测电路与地之间，以检测异常的1DDQ 电流01 IDDQ测试原理电流IDDQ是指当CMOS集成电路中的所有管子都处于静止状态时的电源总电流。
对于中小规模集成电路，正常状态时无故障的电源总电流为微安数量级;当电路出现桥接或栅源短接等故障时，会在静态CMOS电路中形成一条从正电源到地的低阻通路，会导致电源总电流超过毫安数量级。
所以静态电源电流IDDQ测试原理是：无故障CMOS电路在静态条件下的漏电流非常小，而故障条件下漏电流变得非常大，可以设定一•个阈值作为电路有无故障的判据。
CMOS集成电路不论其形式和功能如何，都可以用-•个反向器的模型来表示。
裸芯片的IDDQ测试筛选方法研究
２ ＩＤ 测 试 的 原 理 ．Ｄ Ｑ
图 １为 一 个 基 本 ＣＭ０Ｓ电 路 。
Ｉ Ｄ Ｄ Ｑ。 Ｃ ０Ｓ 路 的 无 缺 陷 静 态 电 Ｍ 电
流非常 小， 当出现制造缺 陷时， 将 引 起 Ｉ Ｑ 异 常 增 大 ， 即 缺 陷 ＤＤ 的
ＩＤＤＱ。 通 过 测 量 ＩＤＤＱ， 并 将 其
：
中 图分 类 号 ：Ｎ ０ Ｔ４ ７
文 献 标 识 码 ： Ｂ
文章 编 号 ：０３ ００ ２０ ）６ ０３— ３ １ ０ — １ ７（０ ７ ０ — ０ ５ ０
；３
；
Ａ ｂｓｔｒ ｃｔ ｉ ＤＱ ｅｓｔｎｇ ｐｌ ｓ ｉ ｐｏｒ ａ ：Ｄ ｔ ｉ ａｙ ａｎ ｍ ｐａｎｔ ｒ ｅ ｎ ｔ ｏｌ ｉ ｅｓｔｎｇ ｄ ｓｃｒ ｉ ａｎ ｅｅｎｉ ｎｇ ｂａｒ ｄｉ Ｉ ｏｆ ｅ ｅ．ｔ ｈａｓ ｂｅｅｎ
Ｉ ＤＤＱ测 试 在 裸 芯 片 的 测 试 筛 选 中
ｉ
就 可 知 有 无 缺 陷 存 在 ， 从 而 扩 大
故 障 覆 盖 率 ， 弥 补 逻 辑 响 应 测 试
当 输 人 发 生 跳 变 时 ， 将 引 起 与 预 定 的 正 常 ／ 故 障 界 限 进 行 比 电 路 内 部 的 状 态 改 变 ， 即 由 导 通 较 ， 看 它 是 否 超 出 规 定 的 范 围 ，
漏 电 和 传 输 门 开 路 等 ） 这 些 缺 陷 ，
的 存 在 并 不 立 即 影 响 电 路 的 逻 辑 功 能 ， 而 是 在 器 件 工 作 一 段 时 间 后 才 会 表 现 出 来 ， 即 导 致 ＣＭ 集 ０Ｓ 成 电 路 潜 在 的 行 为 和 质 量 问题 。
Ｋｅｙ ｏｒ ｗ ｄｓ： ＤＤＱ ； ｌ Ｄａｒ ｄｉ Ｓｃ ｅｅｉ ｇ ｅ ｅ； ｒ ｎ
IDDQ测试在大规模集成电路测试中尤为重要
IDDQ测试在大规模集成电路测试中尤为重要，本文将详细阐述IDDQ测试原理，测试方法。
IDDQ TUTORIALGoals:To show how a quiescent current supply test, Iddq, contributes to ICdefect isolation. To understand the challenges of the Iddq measurement.To select from the available Iddq test methods, the ones which mostpractically reduce test time.To Identify and validate circuit defect using failures analysistechniques and relate Iddq anomalies to the circuit flaw cause.Objectives:List the circuit requirements and test conditions for Iddq and describehow Iddq limit is derived.Write the advantages and disadvantages of the three main categoriesof electrical tests DC, Function Iddq and AC in isolating defects.List the order of defect types and their related symptoms and the characteristics of a valid Iddq failure.Topics:Iddq ConceptsDefects and FaultsIddq Test Pattern GenerationTesting MethodsFailure AnalysisReview QuestionsIddq Concepts13.0IntroductionCMOS IC makers were frustrated, because, oddly, some parts which were successfully tested failed to function in the field, while some other parts suffered performance degradation. Two peculiarities were common to these escape (bad) parts:(1) Iddq is several order of magnitude higher than the normal expected residual value of less than 1uA.(2) Iddq value varies with the applied pattern between normal to abnormal.A circuit defect, such as a short or partial transistor saturation, was suspected since CMOS is a nanowatt logic. See the example below for explanation of such case where a defective device eludes screening.13.1 ExampleAn embedded inverter is shown in Figure 13.1 in which the source and drain of the p-FET are shorted.Ans (1): When an input logic 0 pattern is applied at A, the n-FET is turned off and the voltage appearing at the output correspond to logic1. The value of Iddq is residual despite the existence of the short.However, when an input logic 1 pattern is applied, the n-FET is turned on elevating Iddq. Ans (2): Assume that the short is resistive. The equivalent circuit of the elevated Iddq is the voltage divider shown in Figure 13.2.Rs is the short resistance and Rn is the output ON resistance of then-FET.By assuming that Rs/Rn is greater than 3, Vo turns to be logically correct for the subsequent gate. Although weak, this logic level allows function test to pass. Flaws due to one type of defects called bridging have impedances that could easily meet the previous assumption of Rs/Rn > 3.If Iddq was monitored during logic 1 application, that defect would have been found. There would be no need to propagate and validate, as in conventional function, any signal at the primary outputs.13.2 What is Iddq Testable?To be able to use this powerful, and at first glance simple, detection method some requisites are needed namely:The device circuitry must be CMOS.The magnitude of background current from voltage dividers, embedded RAMs, pull-up or pull-down resistors, etc., must not be high enough to swamp the minuscule Iddq measurement. The voltage applied to any part of the circuit must not partially turn on the p or the n-FETs. Refer to the CMOS Transfer Characteristics.The part is rested from all external as well as internal transients at time of measurement.13.3 The Advantages of IddqDiagnosing defects using Iddq offers several advantages because:Iddq is a cost-effective test method indispensable to identify some defects which are indiscernible by the conventional functional tests.The applied pattern needs only sensitize the node. This offers an immense computational reduction (1:7) over the conventional function test in pattern generation.It has been proven that the number of Iddq measurements required to reach a fault coverage greater than 90% is relatively small (2 digits).Iddq performs, to some extent, the job of burn-in by isolating those devices which will not survive in the field; the walking-wounded ones.Iddq enhances quality, shortens time-to-market and provides an efficient SPMC (Statistical Process Monitor and Control) for yield enhancement.The types of potential problems detected by Iddq include:Process flaws: bridging, deformed traces, mask problems, incomplete etching, logically redundant defects.Design flaws: Floating gates, logic contention, mask generation errors.13.4 Why doesn’t Iddq replace Function?Iddq is intended to complement and not replace function for several reasons:Neither conventional function nor Iddq alone detects 100% of the defects.The Iddq timing is not set to run at the max specified frequency all the times due to test method constrains.The voltages and currents requirements Vil/Vih, Iol/Ioh, Vdd are different in conventional function than those in Iddq.13.5 What Iddq does not detectIddq does not detect any defect which does not lead to an appreciable increase in the supply current such as:Highly resistive interconnects and open defects which do not elevate Iddq.Defects which inhibit the transistor from being conductive.Transmission gate defects which lead to weak logic.Dynamic interconnects such as capacitive and inductive coupling.。
PMSM Ld,Lq参数测量
哇哈哈PMSM 参数测量实验测量永磁同步电机定子电阻、交轴电感、直轴电感、转子磁链以及转动惯量。
1. 定子电阻的测量采用直流实验的方法检测定子电阻。
通过逆变器向电机通入一个任意的空间电压矢量U i (例如U 1)和零矢量U 0,同时记录电机的定子相电流,缓慢增加电压矢量U i 的幅值,直到定子电流达到额定值。
如图1所示为实验的等效图,A 、B 、C 为三相定子绕组,U d 为经过斩波后的等效低压直流电压。
I d 为母线电流采样结果。
当通入直流时，电机状态稳定以后，电机转子定位，记录此时的稳态相电流。
因此，定子电阻值的计算公式为：1,2a d b c d I I I I I ===- (1) 23d s dU R I = (2)图1 电路等效模型2． 直轴电感的测量在做直流实验测量定子电阻时,定子相电流达到稳态后,永磁转子将旋转到和定子电压矢量重合的位置,也即此时的d 轴位置。
测定定子电阻后,关断功率开关管,永磁同步电机处于自由状态。
向永磁同步电机施加一个恒定幅值,矢量角度与直流实验相同的脉冲电压矢量(例如U 1),此时电机轴不会旋转(ω=0),d 轴定子电流将建立起来，则d 轴电压方程可以简化为：d d d q q d di u Ri L i L dt ω=-+d d d d di u Ri L dt =+ (3)对于d 轴电压输入时的电流响应为：()(1)d R t L U i t e R -=- (4) 利用式(4)以及测量得到的定子电阻值和观测的电流响应曲线可以计算得到直轴电感值。
其中U /R 为稳态时的电流反应，R 为测得的电机定子电阻。
由上式可知电流上升至稳态值的0.632倍时，1dRt L -=-，电感与电阻的关系式可以写成：0.632d L t R =∙ (5) 其中t 0.632为电流上升至稳态值0.632倍时所需的时间.3． 交轴电感的测量测出L d 之后,在q 轴方向(d 轴加90°)施加一脉冲电压矢量。
IDDQ测试方法
IDDQ测试技术及其实现方法Iddq testing techniqure and its implementation谭超元 钟征宇(电子部五所 广州1501信箱05分箱 510610)摘要:IDDQ(即静态电源电流)测试是近几年来国外比较流行的CMOS集成电路测试技术。
IDDQ测试能够检测出传统的固定值故障电压测试(即SAF功能测试)所无法检测的CMOS集成电路内部的缺陷(如氧化层短路,穿通等),所以,能够明显提高CMOS集成电路的使用可靠性。
本文叙述了IDDQ测试的基本原理和IDDQ测试在集成电路测试系统上的实现方法及测试实例。
主题词:IDDQ 电流测试 CMOS 缺陷 可靠性1 前 言IDDQ测试技术是在CMOS集成电路静态功耗电流参数测试的基础上发展来的一种测试技术,它将电流测试与电压测试有机地结合在一起,大大提高了故障覆盖率[1]。
然而,由于电流测试的速度远远低于电压测试的速度,如果对大规模CMOS集成电路的每一个功能测试向量都进行一次IDDQ测试,将需要很长的测试时间。
为了使IDDQ 测试技术实用化,缩短IDDQ测试的时间, 1990年前后国外在精简IDDQ测试向量的IDDQ测试算法研究方面和提高IDDQ测试的速度和精度方面做了大量的工作,并取得了明显的进展,如QU IETEST能够将ID2 DQ测试向量精简到SAF功能测试向量的1%[2],而在电流检测方面已经达到15kHz-1MHz的电流检测速度,1μA的电流检测精度[3]。
21IDDQ测试原理传统的电压测试是将测试图形加到基本输入端,并在基本输出端与期望值相比较,如果结果一致,则电路合格,结果不一致,则电路不合格。
如果缺陷出现在电路内部,则必须把它“传递”到基本输出端才能被检测出来。
IDDQ是指当CMOS集成电路中的所有节点都处于静止状态时的电源电流。
IDDQ 测试与电压测试一样将测试图形加到基本输入端,与电压测试的不同之处在于它不是在基本输出端进行电压测试,而是在电源端或地端进行电流测试。
基于SCAN的IDDQ设计：新思科技
基于SCAN的IDDQ设计：新思科技基于SCAN的IDDQ设计荣海涛haitao.rong.aj@瑞萨电⼦(中国)有限公司摘要IDDQ测试在集成电路测试中是⼀种重要的⽅法。
随着集成电路SOC(System On Chip ⽚上系统)时代的到来,基于SCAN的 IDDQ⾃动测试向量⽣成成为SOC设计中IDDQ测试中常⽤的⽅法。
Synopsys Tetramax 就是可以实现基于SCAN IDDQ ⾃动测试向量⽣成的EDA⼯具之⼀。
如何利⽤EDA⼯具⽣成合适的IDDQ 测试向量是SOC测试过程中的⼀个挑战。
本⽂基于在⼯作中使⽤Synopsys Tetramax ⾃动⽣成IDDQ 测试向量的实践,介绍了基于SCAN的IDDQ 测试原理,测试电路设计,IDDQ ⾃动测试向量⽣成流程及IDDQ 测试向量验证。
在实践中证明我们所采⽤的基于 Synopsys Tetramax⼯具的 IDDQ ⾃动测试向量⽣成的流程和⽅法⽣成的IDDQ 测试向量顺利的完成SOC的IDDQ测试。
同时也证明Synopsys Tetramax 是⼀个⾮常好⽤的IDDQ ATPG EDA⼯具。
关键字:静态电流测试⾃动测试向量⽣成故障覆盖率AbstractThe IDDQ test is one of the important technologies of IC test. The SCAN IDDQ ATPG plays a significant role in the SOC IDDQ test. Synopsys Tetramax is one of the EDA tools which can realize SCAN IDDQ ATPG. How to generate good quality IDDQ pattern using EDA tool is the challenge in the SOC test.This paper is based on our IDDQ ATPG experience using Synopsys Tetramax. IDDQ ATPG theory, circuit design, ATPG design flow and verification are introduced in this paper.It has been proved that Synopsys Tetramax is a very good IDDQ ATPG EDA tool and our IDDQ pattern, which generated by Synopsys Tetramax, has good test result in our IDDQ test.Key words: IDDQ ATPG Fault Coverage1. 简介IDDQ 测试提出到现在已经有30多年了。
光伏组件pid测试原理
光伏组件pid测试原理
光伏组件PID测试是指对光伏组件进行电气性能检测，以评估其潜在的性能衰减情况。
PID是指电池组件在特定条件下会出现的性能衰减现象，即电池片间的电势差（Potential-Induced Degradation）。
PID测试的原理如下：
1. 测试条件，PID测试通常在高温（通常在55-85摄氏度）和高湿（相对湿度超过85%）的环境下进行，模拟光伏组件长期运行中可能遇到的恶劣环境。
2. 测试参数，在PID测试中，通常会测量光伏组件的开路电压（Voc）、短路电流（Isc）、填充因子（FF）和转换效率等参数，以评估其性能衰减情况。
3. 测试原理，在高温高湿条件下，光伏组件中的电场会受到影响，导致电荷在电池片之间堆积，从而引起性能衰减。
PID测试通过对比测试前后光伏组件的关键参数，可以评估光伏组件在高温高湿环境下的性能衰减情况。
4. 测试结果分析，PID测试结果通常以性能衰减率或者衰减程
度来表示，评估光伏组件在实际运行中可能出现的性能损失情况。
总之，PID测试通过模拟光伏组件在恶劣环境下的性能衰减情况，可以帮助评估光伏组件的长期稳定性和可靠性，对于光伏发电系统的设计和运行具有重要意义。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
电流测试1 电流测试简介功能测试是基于逻辑电平的故障检测，逻辑电平值通过测量原始输出的电压来确定，因此功能测试实际上是电压测试。
电压测试对于检测固定型故障特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS 工艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS 电路测试中是常见的对于较大电路，电压测试由于测试图形的生成相当复杂且较长，因而电流测试方法被提出来电流测试的测试集相当短，这种测试方式对于固定型故障也有效。
CMOS 电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅表示，Q 代表静态在转换期间电路从电源消耗较大的电流。
电源电压用VDD（quiescent) ，则IDDQ 可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ 测试，这是一种应用前景广泛的测试。
IDDQ 测试概念的提出时间并不很长，但自半导体器件问世以来，基于电流的测量一直是测试元器件的一种方法，这种方法即所谓的IDDQ 测试，用在常见的短接故障检测中。
自从Wanlsaa 于1961 年提出CMOS 概念, 1968 年RCA 制造出第一块CMOS IC 和1974 年制造出第一块MOS 微处理器以来，科研人员一直研究CMOS 电路的测试，而静态电流测试则作为一项主要的参数测量1975 年Nelson 提出了IDDQ 测试的概念和报告，1981 年M.W Levi 首次发表了关于VLSI CMOS 的测试论文，这就是IDDQ 测试研究的开端。
其后，IDDQ 测试用来检测分析各种DM0S 缺陷，包括桥接故障和固定型故障1988 年W.Maly 首次发表了关于电流测试的论文, Levi, Malaiya, C.Crapuchettes, M.Patyra , A .Welbers 和S.Roy 等也率先进行了片内电流测试的研究开发工作，这些研究奠定了IDDQ 测试的基础、1981 年Philips semiconductor 开始在SRAM 产品测试中采用片内IDDQ 检测单元，其后许多公司把片内IDDQ 检测单元用在ASIC产品中，但早期的IDDQ 测试基本上只为政府、军工资助的部门或项目所应用。
直到20 世纪80 年代后期，半导体厂商认识到IDDQ 测试是检测芯片物理缺陷的有效方法，IDDQ 测试才被普遍应用, CAD 工具也开始集成此项功能。
目前，IDDQ 测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起应用。
20 世纪80 年代，电流测量基本上是基于片外测量电路的，80 年代末片上电流传感器的理论和设计方法得以提出，随后这方面所开展的理论和方法研究纷纷出现，IEEE Technical Committee on Test Technology 于1994年成立一个称做QTAG ( Quality Test Action Group ) 的技术组织，其任务是研究片上电流传感器的标准化问题，但该组织得出了电流传感器不经济的结论，因此，1996 年结束标准化研究工作，目前电流传感器的研究主要针对高速片外传感器。
IDDQ 测试是源于物理缺陷的测试，也是可靠性测试的一部分1996 年SRC (Semiconductor Research Corporation ）认定IDDQ 测试是20 世纪90 年代到21 世纪主要的测试方法之一。
IDDQ 测试已成为IC 测试和CAD 工具中一个重要内容，许多Verilog/HDL 模拟工具包含IDDQ 测试生成和故障覆盖率分析的功能。
IDDQ 测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）所在。
例如，在电压测试中，要把测试覆盖率从80％提高10% ，测试图形一般要增加一倍，而要从95 ％每提高一个百分点，测试图形大约要在前面的基础上提高一倍，但若在电压测试生成中加入少量的IDDQ 测试图形，就可能达到同样的效果。
另外，即使电路功能正常，IDDQ 测试仍可检测出桥接、短路、栅氧短路等物理缺陷。
但是IDDQ 测试并不能代替功能测试，一般只作为辅助性测试。
IDDQ 测试也有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，由于亚阂值元件的增加，静态电流已高得不可区分。
IDDQ 测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小（nA 级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果用IDDQ 法测出某一电路的电流超常，则意味着此电路可能存在缺陷。
图1 以CMOS 反相器中栅氧短路和金属线桥接形成的电流通道为例，对这一概念进行了进一步阐述对于正常的器件，因制造工艺的改变或测量的不准确，也可能得出IDDQ电流过大的判断，这种情况应先予以排除。
图1 CMOS反向器中形成的电流通道虽然IDDQ 的概念比较直观，但对于VLSI 而言，IDDQ 测试并不简单，关键问题是如何从量值上区分正常电路的电流和有缺陷电路的电流。
1996年Willams T .E ．提出了用静态电流分布来区分电路“好坏”的概念，采用静态电流分布曲线来描述，如图2 所示。
图2 左半部分是正常的CMOS 反相器的静态电流分布曲线，其均值为Mg，右半部分是有缺陷的CMOS 反相器的静态电流分布曲线，其均值为Md。
如果Mg和Md的差值比较大，就可以比较容易地选择一个静态电流上限值来区分电路的“好坏”。
区分开正常电路的电流和有缺陷电路的电流限值，不但与电路的设计参数、制造工艺有关，还与电流的测试手段有关。
图2 IDDQ值的典型分布2 IDDQ测试机理2.1 基本概念一个数字IC 可能包含上百万个晶体管，这些晶体管形成不同的逻辑门，不管这些门电路形式和实现功能如何，都可以把它们用一个反相器的模型来表达。
首先研究CMOS 反相器及其在有故障和无故障条件下的转换电流，在输入电压从O 转换到VDD的过程中，PMOS管会由导通转换为截止，而NMOS管则会从截止转换为导通，内，栅极所具有的电压会使两管同时导通，也正是在这段时间内但在转换时间tf电源和地回路中形成比较大的电流，对其用SPICE 模拟所得的波形如图3所示图3 CMOS反相器转换电流的SPICE模拟图4 绘出0.6um 工艺，NMOS管W＝L＝0.6um, PMOS管W=2.5um 、L＝0.6um 的CMOs 反相器的SPICE 模拟图。
上部分图形是CMOS 反相器无故障时输入电压Vgs和电源电流的SPICE 模拟图，下部分图形是有故障时（输入输出短接）输入电压和电源电流的SPICE 模拟图。
从此图中可以看出，对于有故障的电路，当输入电压Vgs为高电平时，电源电流维持在一固定的、比较大的值，这是因为输出经NMOS拉低到地电平。
但当输入电压Vgs＝0时，PMOS 导通，而NMOS 也固定在输入端，因此地与电源之间就有稳定的电流，此电流比正常的反相器的转换电流要大得多。
显然，通过观察电源电流的大小就可区分器件的正常与否。
图4 无故障时和有故障时CMOS反相器的SPICE模拟图IDDQ 测试与有故障的门在电路中的位置无关，因此不必像电压测试那样把故障传播到原始输出。
一般情况下，给CMOS电路施加测试图形后，其中的门不止一个进行状态转换，这此转换过程可能是同时完成，也可能非同时完成，这种情况下必须等到所有的门都转换结束后才可进行电流测试。
如图5所示的NAND电路树， a = b = c = d = 1，当s从低电平转换到高电平时，最左边的NAND 门先转换，最右边的门最后转换，因此在最右边的门还未转换完毕前进行的电流测量肯定是不准确的，也就不能很好地进行故障分析。
图5 NAND电路树2.2 无故障电路的电流分析决定CMOS反相器的转换电流由Ids(1)式中(2)以上两式中，是MOS器件的电导系数，和分别是介电常数和栅氧厚度，是载流子迁移率，和分别是沟道宽度和长度，k 分别代表N 沟道和P沟道。
由式（1)可以看出，当Vds=Vgs-Vt时转换电流最大，因为这种情况下电源和地之间存在一个电流直接导通路径，此时的电流也远远大于静态电流。
当晶体管不处于转换过程时，其中之一处于导通状态，而另一个处于截止状态，实际上可能处于亚阈电流状态，而不是完全截止。
当MOS 管的尺寸缩小到亚微米以下时，按比例下降的阈值电压和短沟道效应会使亚阈电流增大，这个因素以及芯片上集成管的增加，会使无故障器件的IDDQ值增加。
图6 表示栅长与IDDQ 的关系。
表1列出了不同工艺下的IDDQ值。
图6 栅长与IDDQ的关系表1 不同工艺下的IDDQ值实际上的静态电流是所有处于截止状态的晶体管的电流之和，研究表明此电流与晶休管的数目有关系，表2 列出了IDDQ的典型值。
表2 IDDQ的典型值2.3 转换延迟虽然MOS管一般可以当做转换管使用，但其导通或截止不是即时的，而是有一段延迟时间。
造成延迟的主要原因，一是每个逻辑门的负载是一容性负载，后一级的输入端或输出端需经过一定时间的充、放电才能使容性负载上的电压达到稳定，二是MOS 沟道的形成和关闭也需一定的时间。
容性负载C 上的电压认流过的电流i 及切换时间t 之间的关系为：(3)式中，为负载上的电压从V1切换到V2所用的时间。
当负载上电压从低电平值转换到高电平值时，通过P 沟道充电；当负载上电压从高电平值转换到低电平值时，通过N 沟道放电;根据Vl和V2值，可以定义不同的延迟时间，主要有：- 高到低延迟时间（thl) ;- 低到高延迟时间（tlh) ;- 上升时间（tr) ;- 下降时间（tf）;- 延迟时间（td）;关于这些时间的定义及其图形描述可参考有关资料。
3 IDDQ 测试方法IDDQ 的测试是基于静态电流的测试，在每一个IDDQ 测试图形施加后再等待一段时间才进行测量，因此其测试速度比较慢。
进行IDDQ 测试的必要条件是：状态切换所造成的电流“火花”必须消失掉，另外考虑电流测量设备也需一定的等待时间一般来说，测试生成完成以后,IDDQ 测试基本的过程是：( l ）测试图形施加；( 2 ）等待瞬变过程消失；( 3 ）检查静态IDDQ 是否超过阈值。
电流测量可以在芯片外部进行，也可以在芯片内部进行。
在芯片内部进行的IDDQ 测量一般是同内建自测试结构结合在一起的。
电流测量的难处在于测试结构可能对被测量的数值有影响，因此应采取措施排除此影响。
为了正确进行电流测量，有以下要求：- 在电源引出线端所接的旁路电容和CUT 之间，容易布置测量结构；- 能够测量小的静态电流；- 测量不致引起电源电压几十微伏的变化；- 快速测试―每一个测试图形下测试时间小于5O0ns 。
3.1 片外测试片外测试是常用的电流测量方法，其原理如图7所示。