基于FPGA的CIC滤波器实现_朱国军

输入信号 x[n] 输入信号 w[n] 输入信号 y[n]
n
n
n
图 2 4 位运算 CIC 滤波器的阶跃响应
2 多级 CIC 滤波器理论
N 级 CIC 滤波器实现的系统传递函数：
F(z)
=
⎛ ⎜ ⎝
1− z−DM 1− z−1
⎞N ⎟ ⎠
（2）
其中 M 是梳状部分中延迟的数量，D 是向下抽 取因子。为了得到 CIC 滤波器的幅频响应，将 z = eiw 代入上式，但是为了分析方便把 z = eiw 表示成
f1 处的通带衰减 Ap，抽取因子 D，输入采样率 fs， CIC 滤波器级数 N 之间的关系如下：
Ap
=
N i20 log
D sin(πb / D) sin(πb)
（5）
其中 b = f1 iD ，为带宽比例因子。由式（5） fs
可知，虽然多级级联能增大阻带衰减，减小混叠影
响，但是会增大通带内衰减，所以 CIC 滤波器的级
Keywords integrator comb filter; FPGA; two’s complement
在数字信号处理中，随着采样速率的提高，采 样后的数据流速率变得很高，导致后续的信号处理 速度跟不上，有必要对 A/D 后的数据流进行降速处 理。多速率信号处理技术为这种降速处理的实现提 供了理论依据。实现取样速率变换（抽取与内插） 的关键问题是如何实现抽取前或内插后的数字滤 波。无论是抽取还是内插，或者是取样率的分数倍 变换，都需要设计一个满足抽取或内插（抗混叠） 要求的数字滤波器。该滤波器性能的好坏直接影响 取样速率变换的效果及实时处理能力。针对这种情 况，本文中专门讨论了一种非常有效的高分解速率 滤波器——CIC 滤波器。
联数是有限的。
由以上分析可知，多级CIC滤波器的性能由3个
参数N，D，M决定。级数N可以用来控制阻带衰减，
N越大阻带衰减越大，通带内的混叠就越小，但是
由于N级CIC滤波器的带内容差是单级时的N倍，增
大阻带衰减的同时会增大带内容差，所以N不可太
大，一般不超过5级。延迟因子M决定零点位置，M
的增大可以有效的减少通带内的混叠，但是M太大
图3给出一个3级CIC滤波器，该滤波器包括3级
据溢出，必须相应的扩大数据的位数，以减少误差。
如果 Bin 为输入的位数，那么最大内部总位宽：
Bout = Bin + N log 2 (DM )
（7）
其中 N log2 (DM ) 为最大动态范围的增长。为防止
积分器和一个3级梳状部分，抽取因子为D。该滤波 器首先实现3级积分器，然后是抽取器，最后再实 现梳状部分。这种安排在梳状部分节省一个D的延 迟单元。
（4）
从式（4）中可得单级（N=1）CIC 滤波器的旁 瓣电平只比主瓣电平低 13.46dB[1]，即阻带衰减很
差，很难满足要求，为了降低旁瓣电平采用多级 CIC
滤波器级联的方法来解决。当 N＝5 时，主瓣较旁 瓣衰减 67.3Db[1]，这基本能满足实际要求。
在 CIC 滤波器幅频特性中，通带内某一点频率
输入 +
+
+
输出
16
+
+
+
Z −1
Z −1
Z −1
Z −2
Z −2
Z −2
图3 3级CIC滤波器
输入信号 x[n] 输入信号 w[n]
输入信号 y[n]
n （a）
5×106 4×106 3×106 2×106 1×106
0 n
（b）
图4 3级CIC滤波器的仿真
n （c）
电子科技/2006 年 11 月 15 日 21
参考文献
1 杨小牛, 楼才义. 软件无线电原理与应用[M]. 北京: 电子 工业出版社, 2001.
2 宗志毅. 高效窄带 FIR 滤波器的设计与研究[D]. 哈尔滨 工业大学硕士论文, 2003: 25～27.
3 Uwe Meyer-Baese 著. 刘 凌译. 数字信号处理的 FPGA 实 现[M]. 北京: 清华大学出版社, 2002.
电子科技 2006 年第 11 期（总第 206 期）
基于 FPGA 的 CIC 滤波器实现
朱国军，张 浩，张志军
（西安电子科技大学 雷达信号处理国家重点实验室，陕西 西安 710071）
摘 要 CIC滤波器已经被证明是在高速抽取和插值系统中非常有效的单元。针对软件无线电中的多速率信 号处理，结合二进制补码表示法，介绍了积分梳状滤波器的基本组成原理，以及决定滤波器性能的参数选择。最 后给出了基于FPGA的具体实现方法及仿真结果。
w[n] 4 Z −1
+4
y[n]
-
Z −6
图 1 4 位运算的 CIC 滤波器
收稿日期：2006-05-09 作者简介：朱国军（1981—），男，硕士研究生，研究方向： 高频地波雷达接收机的研制。
从图 1 中可以看出该滤波器是递归的，从 CIC 滤波器的脉冲响应看是有限的，也就是说该滤波器 是一个递归 FIR 滤波器，而我们希望的 FIR 滤波器
存器位宽都扩展到 Bout 位。
3 多溢出是不可避免的，但是当
FPGA（Field Programmable Gate Array）是一种
设计CIC滤波器时满足下面两个条件时数据的溢出 门电路可以高达上百万，时钟频率可达几百兆的可
并不会影响滤波的正确性：
基于 FPGA 的 CIC 滤波器实现
图4（a）是幅值为127的阶跃信号经过3级CIC 抽取器的输出，图4（c）是将输出刻度成9位精度的 结果。
在设计与实现过程中，采用 VHDL 语言，运 用 Altera 公司的 Quartus II 进行仿真。设计 CIC 抽 取器时采用一个有限状态机来进行对积分的结果 16 抽取，符号扩展将输入的 8 位扩展成 23 位，两
而用 CIC 滤波器只需要 1 个加法器和一个减法器。
已知一个极点位置的递归滤波器，当输入是一
个极点与递归式滤波器极点直接重合的“本振频
率”信号时，该滤波器具有最大稳定状态的正弦输
出信号。对于 CIC 滤波器是极点为 1 的递归滤波器， 阶跃信号的极点也是 1，所以阶跃信号为 CIC 部分 的本振频率信号，图 2 给出的是图 1 滤波器的阶跃 响应。从图 2 中可以看出积分器 w[n]产生了溢出， 但是输出结果是正确的，这是因为积分部分和梳状 部分都采用了二进制补码算法。采用二进制补码形 式可以实现当输出从高端溢出时，数据返回到低 端，当从低端溢出时，数据返回到高端，相当于对 数据求模（即除后求余）。可以看出当输入阶跃信 号即“本振频率”信号时，y[n]具有最大稳态输出。
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基于 FPGA 的 CIC 滤波器实现
一般都是非递归的。单级 CIC 滤波器在时域表示为：
M −1
y[n] = ∑ x[n − k] k =0
（1）
其中 M 为梳状部分的延迟，滤波器的响应是一
个定义在 M 个连续采样值上的位移平均值。如果用
非递归 FIR 滤波器来实现图 1 功能需要 5 个加法器，
4 Hogenauer E B. An economical class of digital filters for decimation and Interpolation[J]. IEEE Transactions on Acoustics, Speech and Signal Processing, 1981, 29(2): 155～162.
度增益为：
G = ( DM )N
（6）
由于DM的值很大，自然N级CIC滤波器级联的
( DM )N 的值也很大，所以在设计过程中为了防止数
编程逻辑器件。在数字信号处理领域中FPGA技术 得到了广泛应用。
这 里 以 设 计 一 个 8 位 输 入 字 宽 的 3 级 CIC 滤 波 器，M=2，D=16为例，由前面可以知道需要的内部 字宽为23位，正常的输出字宽一般都比23位小，这 里将输出结果字宽定为9位。前面已经提到阶跃信 号是CIC部分的“本振频率信号”，即给CIC滤波器 输入阶跃信号时为系统最坏增益情况，在仿真时我 们输入一个幅值为127的阶跃输入信号。一般情况 下，8位滤波器的宽度对典型应用而言太小了。例 如：美国Harris公司的 HSP43220有5级CIC滤波器， 使用了66位积分器宽度。
会导致通带内主瓣的衰减过大，一般M取1或2。抽
取因子D决定了抽取后信号的采样频率，它同延迟
20 IT Age/ Nov. 15, 2006
基于 FPGA 的 CIC 滤波器实现
因子M一起决定了主瓣和旁瓣的宽度。通常情况下， 数据溢出，设计中应该把积分部分和梳状部分的寄
根据工程要求来确定抽取因子D，然后对通带带宽、 通带衰减和混叠特性进行折衷考虑来确定延迟因 子M和滤波器级数N。
Abstract CIC filter has proven to be a very effective cell in high-speed decimation and interpolation systems. Using the Two’s Complement way, this paper introduces the principles of Cascade Integrator Comb filter, and discusses the choice of the parameters. A detailed implementation based on FPGA and its simulation results are given.
z = eiw = ei2πF / F1 = e = e i2πF（/ DF2） i2πf / D （3）