基于FPGA的数字滤波器
基于FPGA的sinc3结构的数字抽取滤波器
基于FPGA的sinc3结构的数字抽取滤波器基于FPGA的sinc3结构的数字抽取滤波器，今年电子设计大赛D题必用的模块，实测效果非常好，做西格玛-德尔塔ADC必用的滤波器module sinc3(mdata1, mclk1, reset, DATA ,word_clk,mode);input mclk1; /*滤波器工作时钟*/input reset; /*滤波器复位*/input mdata1; /*接收到的待滤波的数据*/input [1:0]mode;output [15:0] DATA; /*滤波完成的数据*/output word_clk;integer location;integer info_file;reg [35:0] ip_data1;reg [35:0] acc1;reg [35:0] acc2;reg [35:0] acc3;reg [35:0] acc3_d1;reg [35:0] acc3_d2;reg [35:0] diff1;reg [35:0] diff2;reg [35:0] diff3;reg [35:0] diff1_d;reg [35:0] diff2_d;reg [15:0] DATA;reg [11:0] word_count;reg word_clk;reg init;/*Perform the Sinc ACTION*/always @ (mdata1)if(mdata1==0)ip_data1 <= 0; /* change from a 0 to a -1 for 2's comp */elseip_data1 <= 1;/*ACCUMULATOR (INTEGRATOR) Perform the accumulation (IIR) at thespeed of the modulator.Z = one sample delayMCLKOUT = modulators conversion bit rate*/always @ (posedge mclk1 or posedge reset)if (reset)begin/*initialize acc registers on reset*/acc1 <= 0;acc2 <= 0;acc3 <= 0;endelsebegin/*perform accumulation process*/acc1 <= acc1 + ip_data1;acc2 <= acc2 + acc1;acc3 <= acc3 + acc2;end/*DECIMATION STAGE (MCLKOUT/ WORD_CLK)*/ always @ (negedge mclk1 or posedge reset)if (reset)。
基于FPGA的IIR低通数字滤波器的设计
文件 时调 用 已建立好 的模 块 。测 试仿 真结 果表 明基于 Ｆ ＧＡ设计 的 ＩＲ数字滤 波器 达到 了设计 要求 。 Ｐ Ｉ
关键 词 ：Ｉ Ｉ Ｒ数字 滤波 器 级 联型 中图分 类号 ：Ｔ １ Ｎ７ ３ Ｆ ＧＡ Ｐ 文章 编号 ：１ ０ ．８ ２２ １）２０ ２ ．３ ０ ３４ ６ （０ ２０ ．０ ４０
小截 断误 差的考 虑 ， 据设计 指标 首先 利用 Ｍａｌ 依 ｔ ｂ进行 参数 的计算 并进行 量化 ，同时获得 系统 的幅频 响应 、 ａ 单位 冲击 响应等 系统 基本信 息 。随后 在分 析 ＩＲ 数字 滤波器 内部 乘法器 、加 法器 的输入 输 出基础上 ，调 用 Ｉ Ｑ ａｔｓ Ｉ ｕ ｒ 软件 调试 程序 建立乘 法器 和加 法器模 块 ，依据 自顶 向下的设 计思想 搭建 整体 电路 ，并在 建立项 层 ｕＩ
据 幅度 特 性 指 标 要 求 设 计 了 一个 输 入 ８位 、输 出
８位 的 ＩＲ低 通 数 字滤 波 器 。 Ｉ
频谱分析等领域 。数字滤波器按照响应方 式的不 同 ，可 分 为 ＦＲ （ 限长 脉 冲 响 应 ）滤 波 器 和 ＩＲ Ｉ 有 Ｉ （ 限长 脉 冲 响应 ） 波 器 ］ 比较 于 ＦＲ 数 无 滤 。相 Ｉ
Ａｂ ｔａｔ Ｏｎ ｉｄｏ ＩＲ ｄ ｉ ｌ ｌ ｒｗ ｉｈｈｓ８ｉ ｕｓａ ｄ８ｏ ｔｕｓｉ ｄｓ ｎｄｂｓｄｏ ＰＧ Ｉ ｓｒｃ： ｅｋｎ Ｉ ｉ ｔ ｆ ｔ ｈｃ ａ ｎ ｔ ｎ ｕ ｔ ｓ ｅｉ ｅ ａｅ ｎＦ Ａ．ｎ ｆ ｇ ａｉ ｅ ｐ ｐ ｇ ｔｒ ｓｏ ｅｌａｉｎ ｏ ｓｄｒｎ ｅｒａｉ ｈ ｕｔ ｇ ｅｒｒ ｒｔ ＇ｔｅｐ ｒｍｅｅｓａｅｃｍ ｕｅ ｎ ｅｍ ｆｒａｉ ｔ ．ｃｎｉｅｉ ｄｃｅｓ ｇ ｔｅｃｔｎ ｒｏ， ｓｌ ｈ ａａ ｔ ｒ ｏ ｐ ｔｄ ａｄ ｚ ｏ ｇ ｎ ｉ ｙ ｒ ｑ ａ ｔｅ ｙｕｉ ｔ ｂｂ ｓｄｏ ｅｉｎｇ ｉｅｉｅ ｈ ｓｅ ｆｒ ａｉｎｏ ａ ｎｔｄ ｅｐ ｎｅａｄ ｕ ｎｉ ｄｂ ｓｎ Ｍａｌ ａｅ ｎｄ ｓ ｕｄ ｌ ．Ｔｅｓ ｔｍ ｉ ｏｍ ｔ ｍ ｇ ｉ ｅｒｓｏ ｓ ｎ ｚ ｇ ａ ｇ ｎ ｙ ｎ ｏ ｆ ｕ ｉｐ ｌ ｅ ｏ ｓ ｒ ｌ ｃｕｒｄ Ｌ ｔｒｂｓｄｏ ｅａ ａ ｓ ｐ ｔ ｎ ｕ ｕ ＩＲｄｇｔｌ ｌ ｒｎ ｅ ｍ ｕｓ ｒｓ ｎｅ ｅ ｓ ａｑ ｉ ． ａｅ ａｅ ｔ ｎ ｌ ｉｏ ｉ ｕ ｄｏ ｔ ｔｆ Ｉ ｉｉ ｆ ｔ ｎ ｒ ｅ ｐ ａ ａｏ ｅ ， ｎｈ ｙ ｓｆ ｎ ａ ｐ ｏ ａｉ ｅ ｉ ｍｕｔ ｌ ａｉｎａｄａ ｄｒ ｃ ｉｅ Ｑｕｒｕ ｉｔ ｎ ｅｒｄｔ ｔｐｍｕｔ ｌ ａｉｎａ ｄａ ｄｒｍ ｃ ｉｅ ｌ ｌｐｉ ｔ ｎ ｄ ｅ ｈｎ ， ａｔｓ ｓ ｒ ｓ ｒｅ ｓ ｌｐｉ ｔ ｎ ｄ ｅ ａ ｈｎ ｄ ｉ ｃ ｏ ｍａ Ｈ ａ ｆ ｏ ｅｕ ｉ ｃ ｏ ｍｏ
基于FPGA的FIR数字滤波器的实现
Ｇ ｒ ａ ｐ ｈ ） 算法进 一步 简化 Ｃ Ｓ Ｄ编码 ． 然后采 用 Ａ ｌ ｔ ｅ ｒ ａ 公
司的 Ｆ Ｐ Ｇ Ａ芯片来实现信号处理中的 Ｆ Ｉ Ｒ数字滤波器．
实验证 明这是 一种 Ｆ Ｉ Ｒ数 字 滤 波 器 的 较 好 的 设 计 选 择， 具 有 应 用 价值
ＨＵＡ Ｚ ｅ ， ＺＨＡＯ Ｘｉ ｎ ｇ －ｈ ａ ｎ ｇ ， Ｆ Ｕ Ｚ ｈ ａ ｏ － ｙ ａ ｎ ｇ ， Ｌ Ｕ Ｙｏ ｕ ， Ｚ ＨＡＮＧ Ｎｉ
（ １ ） 从最低有效位开始 ． 用 １ ０ …（ ） － １ 取 代 所 有 大 于 ２的 １ 序 列 。此 外 还 需 用 １ １ ０ — １ 取代 １ ０ １ １ 。 （ ２ ） 从最高有效位开始 ， 用０ １ １ 代替 １ ０ － １ 。 例如 ：
（ ９ １ ） １ ０ ＝ （ １ ０ １ １ ０ １ １ ） ２ － （ １ １ ０ 旷１ ０ － １ ） 佳ｃ ｓ Ｄ
收稿 日期 ： ２ ０１ ３ — ０ ９ —１ ０ 修稿 日期 ： ２ ０ １ ３ —１ ０ —１ ０
作 者 简介 ： 陈剑 冰 ， 男， 本科 ， 研 究 方 向 为信 号 处理
④ 现 代 计算 机 ２ ０ １ ３ ． １ ０ 中
Ａｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｏ ｆ Ｈｅ ｔ ｅ ｒ Ｏ ｇ ｅ ｎ ｅ Ｏｕ Ｓ Ｓｙ ｓ ｔ ｅ ｍ Ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｉ ｏ ｎ ｉ ｎ Ｉ ｎ ｔ ｅ ｌ ｌ ｉ ｇ ｅｎ ｔ Ｔｒ ａ ｎ ｓ ｐ ｏｒ ｔ ａ ｔ ｉ ｏ ｎ Ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｅ ｄ Ｉ ｎ ｆ ｏ ｒ ｍａ ｔ ｉ ｏ ｎ ＰＩ ａ ｔ ｆ Ｏｒ ｍ
★基 金 项 目： 广 东省 科 技 厅 产 学研 项 目（ Ｎｏ ＿ ２ ０ １ ２ Ｂ ０ ９ １ １ ０ ０ ３ ４ ９ ） 、 广 东省 经 信 委 项 目（ Ｎｏ ． Ｇ ＤＥ Ｉ Ｄ２ ０ １ ０ Ｉ ｓ ０ ３ ４ ） 、 广 州市 越 秀 区科 技 项 目 （ Ｎｏ ． ２ ０ １ ２ 一 Ｇ Ｘ一 ０ ０ ４ ）
基于FPGA的IIR数字滤波器的设计与实现
关 键 词 ： 阶 节 ，Ｒ 数 字 滤波 器 ，Ｐ 二 Ｉ Ｉ Ｆ ＧＡ
Ａｂ ｔａ ｔ ｓ ｒｃ
Ｔｈｓ ａｐ ｎｒ ｄｕ ｓ ｅｈｏ ｓｉｇ ａｓ ａ ｉ ｐ ｅｒｉｔｏ ｃｅ ａ ｍ ｔ ｄ ｏｆｕ ｎ ｃ ｃ ｄｅｄ ｓ ｏ ｄｅｒ ｏｃ ｓ ｅｃ ｎｄ ｏｒ ｂｌ ｋ ｗｈｃｈ ｉ ｂａ ｅ ｏｎ ＰＧＡ ｏ ｍ ｐｌ ｓ Ｆ ｔ ｉ ｅｍｅｎ ｈ ｐｒ ｃ— ｔｔｅ ｉ ｉ ｎ
张书召 （ 桐柏 鑫 泓银 制 品有限 责任公 司 ， 南 西峡 ４ ４ ５ ） 河 ７ ７ ０
彭 杰 （ 广东工业大学 自动化学院， 广东 广州 ５ ０ ９ ） １０ ０
摘 要
介 绍一 种 使 用 二 阶 节级 联 方 法在 Ｆ ＧＡ 上 实现 任 意 阶 数 的 Ｉ （ 限 脉 冲 响 应 ） 数 字 滤 波 器 的 原 理 和 方 法 。 首 先 在 Ｐ Ｉ 无 Ｒ
ｐｅ ａ ｄ ｍｅｈ ｄ ｏ ｎ ｒ ｅ ｕ ｅ Ｉ （ ｆ ｉ ｍｐ ｌｅ ｒｓ ｏ ｓ ） ｄｇｔｌｆ ｅ ｉ ｔｈ ｉ ｒｉ ａ ｃ ｒ ａ ｃ ｔ ｅ ｕｒ— ｉ ｎ ｔｏ ｆａ ｙ ｏｄ ｒｎ ｍｂ ｒｆ Ｒ ｉ ｉｔ ｉ ｕｓ ｅ ｐ ｎ ｅ ｎｎ ｅ ｉｉ ｉ ｒ ｒ ， ｅ ｆｔ ｎ ｃ ｏｄ ｎ ｅ ｗｉ ｒｑ ｉ ａ ｌ Ｆｓｔ ｔ ｌ ｅ ｈ ｅ
１ Ｉ Ｉ Ｒ数 字 滤 波器 的 原 理 和 设计
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数 字滤 波 器 从 实 现 的 网络 结 构 或 者 从 单位 脉 冲响 应 的 长 度
图 １ 直 接 ｎ型 结 构
不 同 ，可 以 分 为 无 限 脉 冲响 应 （Ｒ）滤 波 器 和 有 限 脉 冲 响 应 Ｉ Ｉ
基于FPGA的数字滤波器的设计与实现
基于FPGA的数字滤波器的设计与实现数字滤波器是一种非常重要的数字信号处理技术，用于消除输入信号中的噪声，并提高信号品质和可靠性。
FPGA（Field Programmable Gate Array）是一种用于构建数字电路的可编程逻辑器件，因其高度的可定制性、可重构性和高性能而被广泛应用于数字信号处理中。
本文将介绍基于FPGA的数字滤波器的设计和实现，包括滤波器原理、数字滤波器设计方法、FPGA实现技术以及实验结果分析等内容。
一、数字滤波器原理数字滤波器是滤波器的一种，其实现基于数字信号处理技术。
数字滤波器的输入信号是离散时间信号，输出信号也是离散时间信号。
数字滤波器通过在离散时间域上对输入信号进行滤波，实现对输入信号中某些频率成分的滤除或保留。
数字滤波器通常分为FIR（有限脉冲响应）滤波器和IIR（无限脉冲响应）滤波器两类。
FIR滤波器是一种线性相位滤波器，其系统函数是一个有限长度的冲激响应权重系数序列。
FIR滤波器通过对输入信号的每个样本与权重系数的乘积进行累加，输出得到滤波后的信号。
FIR滤波器具有零相位失真、线性相应特性、易于设计、易于实现等优点。
IIR滤波器是一种具有无限脉冲响应的滤波器，其系统函数是一个有理多项式。
与FIR滤波器相比，IIR滤波器具有更高的滤波效率、更低的计算复杂度和更好的逼近性，但也存在稳定性差、相位失真大等问题。
二、数字滤波器设计方法数字滤波器的设计方法主要包括滤波器性能要求的确定、滤波器类型的选择、滤波器设计的数学模型的建立、滤波器参数的计算、滤波器实现等几个方面。
在确定滤波器性能要求方面，需要考虑滤波器的通频带、阻带、通带和阻带带宽、滤波器响应曲线、阶数等方面的参数。
在滤波器类型的选择方面，需要根据滤波器的性能要求、实现难易度、计算复杂度和开销等方面的因素进行综合考虑。
在滤波器设计的数学模型的建立方面，需要根据选定的滤波器类型建立其对应的数学模型。
在滤波器参数的计算方面，需要根据滤波器的数学模型进行参数的计算和优化。
基于FPGA的IIR数字滤波器设计
摘要数字信号处理在科学和工程技术等许多领域中得到了广泛的应用，其中数字滤波器是现代数字信号处理系统的重要组成部分。
无限长单位冲激响应（IIR）数字滤波器是非常重要的一类滤波器，与有限长单位冲激响应（FIR）数字滤波器相比，IIR能够以较低的阶次获得较高的频率选择特性从而得到了广泛的应用。
本课题采用一种基于现场可编程门阵列（FPGA）的IIR数字滤波器的设计方案。
首先基于IIR数字滤波器的相关理论知识，研究了IIR数字滤波器的常用设计方法，并分析了各种IIR数字滤波器的实现结构等基本理论，由分析结果确定了所要设计的IIR数字滤波器的实现结构。
然后基于FPGA的结构特点，研究了IIR数字滤波器的FPGA设计与实现，并通过Quartus Ⅱ设计平台，采用自顶向下的模块化设计思想，将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加四个功能模块。
分别对各模块进行VHDL语言描述，并进行了仿真和综合。
仿真结果表明，本设计的IIR数字滤波器运算速度较快，系数改变灵活，有较好的参考价值。
关键词:数字滤波器；无限长单位冲激响应；现场可编程门阵列；VHDL硬件描述语言ABSTRACTDigital signal processing is widely used in lots of fields, such as in science and project technique, Digital filter is one of the important contents of digital signal process. Infiinite impulse response units (IIR) digital filter is a very important type of filters. With its good characteristic of frequency selection in lower order in comparison with finite impulse response (FIR), IIR digital filter is widely applied in modern signal processing systems. This subject is a IIR digital filter design based on the using of field programmable gate array (FPGA). Firstly, based on the analysis of IIR basic realization architectures and the related theoretic analysis, the design methods of IIR sigital filter has been discussed and the structures of a variety of IIR digital filter which can be realized has been analysised. For the results of the theoretical analysis, the final architecture and realization of IIR digital has been decided, Based on the structural characteristics of FPGA, the FPGA design and realization of IIR digital filter has been researched. By used the design plant of Quartus Ⅱ, we adopt blocking method named “Top-down ” and divide the entire IIR digital filter into four blocks, which are Clock control, Time delay, Multiply-addition and Progression. After described with VHDL，we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for consulting.Key Words: Digital filter; infinite impulse response units; field programmable gate array; VHDL hardware description language目录1器件简介 (1)2 IIR数字滤波器的相关理论 (4)2.1 IIR滤波器的基本理论 (4)2.1.1 IIR数字滤波器的幅频特性 (5)2.1.2 IIR数字滤波器的相频特性 (7)2.2 IIR数字滤波器的实现结构 (7)2.2.1 直接型结构 (7)2.2.2 级联型结构 (8)2.2.3并联型结构 (10)2.3 数字滤波器的有限字长效应理论 (10)2.3.1 数字表示 (11)2.3.2 输入量化 (12)2.3.3 系数量化 (13)2.3.4 乘积量化 (17)2.3.5 极限环 (19)3 IIR数字滤波器的分析设计 (21)3.1 IIR数字滤波器的模拟转换设计法 (21)3.2 IIR数字滤波器的S-Z变换设计 (21)3.2.1标准Z变换 (22)3.2.2双线性Z变换 (24)3.3 IIR数字滤波器的零极点累试法 (25)3.4 优化设计法 (25)3.5 IIR数字滤波器的硬件实现方案 (25)4 EDA技术和可编程逻辑器件 (30)4.1 电子设计自动化EDA技术 (30)4.2 可编程逻辑器件 (30)4.2.1 FPGA概要 (31)4.2.2 FPGA设计语言 (31)4.2.3 FPGA开发环境 (32)5 IIR数字滤波器的设计与仿真结果分析 (33)5.1 各模块的设计与仿真结果分析 (33)5.1.1 时序控制模块的设计与仿真结果分析 (33)5.1.2 延时模块的设计与仿真结果分析 (34)5.1.3 补码乘加模块的设计与仿真结果分析 (35)5.1.4 累加模块的设计与仿真结果分析 (36)5.1.5 顶层模块设计 (36)5.2 IIR数字滤波器的仿真与结果分析 (37)5.2.1 IIR数字滤波器的系统设计 (37)5.2.2 IIR数字滤波器的系统仿真与结果分析 (38)5.2.3 高阶IIR数字滤波器的实现 (39)6 IIR数字滤波器的硬件实现 (40)6.1 IIR数字滤波器的硬件实现平台 (40)6.1.1 硬件结构 (40)6.1.2器件介绍 (41)6.1.3 JTAG链简介 (43)6.1.4 FPGA的配置 (44)6.2 IIR数字滤波器的VHDL设计 (45)6.2.1 接口定义 (45)6.2.2 综合与仿真 (45)6.3 数字滤波器的实现 (45)结束语 (46)参考文献 (47)致谢 (48)附录1 各模块VHDL程序 (49)1器件简介数字滤波器是具有一定传输选择特性的数字信号处理装置,其输入、输出均为数字信号,实质上是一个由有限精度算法实现的线性时不变离散系统。
基于FPGA的数字匹配滤波器的设计
摘 要 ： 字 匹配滤 波 器（ ＭＦ在 通信 和 雷达接 收机 中应用 广 泛， 数 Ｄ ） 文章 分析 了 匹配 滤 波器 的重要 参数 和 电路基 本 结构 ， 结合 数字 匹配滤 波器
在扩 频 系统 中的应 用 ， 出 了基 于 Ｆ Ｒ滤波 器的 Ｉ 核 设计 数 字 匹配滤波 器和折 叠数 字 匹配滤 波器 的 Ｆ Ｇ 实现 方 法。 给 Ｉ Ｐ ＰＡ
文章 编 号 ：０ ６ ４ Ｉ（ ００）６ ０６ — ２ １０ — ３ １２ １ １— １４ ０
Ｏ 引言
匹 配 滤 波器 在通 信 、 达 最 佳 接 收机 以 及 扩 频 通 信 中 Ｐ 雷 Ｎ码 捕 获 中 被 广 泛 应 用 ， 随着 高 速度 Ｆ Ｇ Ｐ Ａ器 件 的 出现 及相 应 Ｅ Ａ软 件 Ｄ 的成 熟 ， 于 Ｆ Ｇ 的数 字 匹配 滤 波 器 （ Ｆ） 计和 实 现成 为研 究 基 ＰＡ ＤＭ 设 热 点 ｌ 与传 统 的声 表 面 波 匹配 滤 波 器 相 比较 ， ｌ ｌ 。 数字 匹配 滤 波 器 有着 特 殊 的优 点 ： 理 增 益 高 ， 编 程 能 力 强 ， 存 在 固 有 噪 声 ， 有 噪 处 可 不 没 图 １ 传 统 ＦＲ 型 双 路 匹 配滤 波 器 结 构 Ｉ 声 积 累 问 题 ， 且 处 理 信 号 的形 式 灵 活 。 采 用 Ｆ Ｇ 设计 数 字 匹 配 而 ＰＡ 结 构 的 顺 序相 反 ， 加法 器 链 的 延 迟 替 代 了直接 型 ＦＲ结 构 中延 迟 且 Ｉ 滤 波 器 ， 本 较低 ， 积减 小 ， 统 的 整体 性 能 很 高 。 成 体 系 移 位 寄 存 器 的作 用 。 然 ， 置 结 构 的 等 待 时 间小 ， 关长 度 的 改 变 显 倒 相 １ ＭＦ重 要 参数 Ｄ 但 匹配滤波器 的量化位数和抽样 频率在数 字匹配滤波器设计 中 也 非常 方 便 ， 对 前 级 的带 负载 能 力 要 求 较 高 。 由于 乘法 器 系数 仅 １ ，可 以用 加 或 者 减 的 运 算 就 可 以代 替 实 际 意 义上 的乘 法运 一 是 两 个 非 常 重 要 的参 数 ， 化 位 数 越 多 、 量 抽样 频 率 越 高 ， 配 滤 波器 为＋ ／１ 匹 所 简 倒 Ｉ 的性 能 越 好 ， 硬 件代 价 也 越 大 ， 实 际 应 用 下 ， 该 实 际 根 据 情 况 算 ， 以加 法 器 代 替 了乘 法器 ， 化 了 电路 。 置 型 ＦＲ 匹配 滤 波器 但 在 应 二者 都 兼 顾 到 。 献川 多 比特 量 化 Ｄ 文 对 ＭＦ在 高 斯 白噪声 及 单 频 干扰 结 构 图 如 图 ２所 示。 下 的性 能 与 模 拟 滤波 器 （ 化 无 穷 阶 数 滤 波 器 ） 行 了 比较 ， 结论 量 进 其 是 ： 高 斯 白 噪声 下 ， 在 当超 过 两 比特 量 化 时 Ｄ ＭＦ的输 出信 噪 比 ， 与 模 拟 滤 波 器 非 常 接 近 非 相 干 固 定 振 幅 正 弦 波 干扰 下 ， 化 阶 数 在 量 超过 ３比特时 ， 输出信 噪比将会有 ２ Ｂ差距。所以如果在高增益扩 ｄ 频 系统 中 Ｄ ＭＦ的 相 关 长 度 较 长 ，为避 免 硬 件 代 价 太 大 可 采 用 ３比 特量 化 方 案 。 样 在 保 证性 能 的 同时 ， 件 规 模将 大 大减 少 。 设 在 这 硬 假 扩频 系统 中以 ４信于码元速率采样率进行过采样。设计 中 Ｐ Ｎ码长 为 １７ ２ ，采用全周期相关 ，那么数字匹配滤波器的抽头系数有 ５ ８ ０ 个。对于 Ｆ Ｇ Ｐ Ａ器 件 ， 可以通过下式计算所需资 源数 ： 占用触 发器 数： 每个 样 点 量 化 位 数× 采 样 率 ｘ Ｎ码 序 列 位 长 。 过 Ｐ
基于FPGA的FIR数字滤波器设计与仿真
ａ ｉｎ ｌｓ ｐ ｒｔｏ ， ｓｏ ａｉ ｎ ｏ ｈ ｐ ｎ ． Ｉ ｌ ｒ ｉ ｗ ｄ ｌ ｓ ｄ ｂ ｃ ｕ ｅ ｏ ｔ ｔ ｃ ｈ ｓ ｉｔｒｉｎ ａ ｄ ｓ ａ ｐ ｃ ｔ ｏ ｓ ｓ ａ ｅ ａ ａｉｎ ｒ ｔ ｒ ｔ ｒｓ ａ ｉｇ Ｆ Ｒ ｆ ｔ ｓ ｉ ｅｙ ｕ ｅ ｅ ａ ｓ ｆｉ ｓ ｉ ｔｐ ａ ｅ ｄ ｓ ｔ ｏ ｎ ｈ ｒ ｕ — ｆ ｇ ｅ ｏ ｉ ｅ ｓ ｒ ｏ
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ｎ ＝ ０ Ｌ ＝ ０ Ｊ
（ ３ ）
分 布 式 算 法 是 一 种 以 实 现 乘 加 运 算 为 目的 的运 算 方 法 。 它 与传 统 算 法 实 现 乘 加 运 算 的 不 同 在 于执 行 部 分 积 运 算 的先 后顺序。 该算 法 利 用一 个 查 找 表 （Ｕ ） 现 映射 ， 用 一 个 ２ Ｌ Ｔ实 即 字 宽 、 先 编 好 程 序 的 Ｌ Ｔ接 收 一个 Ⅳ 位 输 入 向 量 Ｘ＝ 】 预 Ｕ Ｉ 【 ， ｘ０ ％［ ， ， ［－ ｌ 映 射 ， 查 找 表 的 查 找后 直接 输 出 部 分 积 。 １ … ｘ Ｎ ｌ】 】 ￣ 的 经 与传 统 算 法 相 比 ， 布式 算 法 可 极 大 的 减 少 硬 件 电路 的规 模 ， 分
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学士学位论文论文题目: 基于FPGA的数字滤波器设计院 (部)名称:电气信息工程学院学生姓名:专业:测控技术与仪器学号:指导教师姓名:摘要本论文设计了一个基于FPGA（现场可编程逻辑门阵列）FIR（有限脉冲响应）31阶低通滤波器，通带截止频率为0.1MHz，通带波纹最大1dB，阻带最小衰减-50dB，数据的输入输出宽度为8位，采样频率5MHz。
滤波器分为模拟滤波器和数字滤波器，在信号系统邻域中，一般除了A/D 转换前期的滤波和D/A转换后的滤波使用模拟滤波器，基本上其他的滤波一般优先考虑数字滤波器。
数字滤波器与模拟滤波器相比有许多的优点：频域易控制，性能指标好；容易实现线性相位的系统，而且稳定，基本上不受外界影响；可重用性和灵活性比较高，只需编程就可以修改其特性，设计周期短。
数字滤波是推动数字信号处理与相关芯片快速发展的一个要素。
本论文的FPGA芯片选用Altera公司Cyclone2系列的EP2C8Q208C8N芯片，模数转换使用ADC9280，数模转换使用DAC9708，来实现数字滤波器，FPGA与ASIC、DSP相比，具有明显的优势，在功耗，体积，成本都优于ASIC、DSP，并且处理效率高，可编程性好，并行处理能力非常强，能完成DSP很难完成的许多功能。
本论文首先简单的介绍数字滤波器、FIR滤波器、FIR的窗口函数选择以及FPGA分布式算法的实现，并对系统硬件各功能模块进行了说明；然后根据系统总体设计的要求指标，使用MATLAB来设计确定系数，因为FPGA不能表示浮点数，所以对系数进行了量化，使用verilog HDL硬件语言编程，Modelsim进行功能仿真；最后使用实物来验证结果，并达到预期的目的。
关键词：FPGA，FIR滤波器，MATLAB，分布式算法ABSTRACTIn this thesis, the FIR(Finite Impulse Response )31 -order low-pass filter based on FPGA(programmable logic device),passband cutoff frequency of 0.1MHz,the maximum passband ripple 1dB,stopband minimum attenuation -50dB, input data The output width is 8,the sampling frequency 5MHz.Filter into the analog and digital filters,in the neighborhood of the signal system,generally in addition to A/D conversion using the analog filter pre- filter filtering and D/A conversion,substantially the other digital filtering is generally preferred pared with the analog filter digital filter has many advantages: easy to control the frequency domain,a good performance;easy to achieve linear phase systems,and stable,essentially free from outside influence;reusability and flexibility is relatively high,only programming can be required to modify its properties,short design cycle.Digital filtering is an important element to promote the rapid development of digital signal processing and related chips.In this paper, Altera's FPGA chip selection Cyclone2 series EP2C8Q208C8N chips,analog to digital conversion using ADC9280,digital to analog conversion using the DAC9708,to implement digital filters,FPGA compared to ASIC,DSP,has obvious advantages in power consumption, size,costs are better than ASIC, DSP,and high efficiency,good programmable parallel processing capability is very strong,able to complete many of the features DSP difficult to accomplish.This paper first introduces,digital FIR filter and FIR filters and window function selection and FPGA distributed algorithms,and system hardware of the functional modules are described;then index systemaccording to the requirements of the overall design,the use of MATLAB to designed to determine the coefficients can not be represented.Key words:FPGA,FIR filter,MATLAB,Distributed algorithms目录前言 (1)第1章系统总的设计 (2)1.1 系统设计任务与要求 (2)1.1.1 系统设计任务 (2)1.1.2 系统设计要求 (2)1.2 重点研究内容与实现方法 (3)1.2.1 重点研究内容 (3)1.2.2 实现途径及方法 (3)第2章数字滤波器简述与实现方法 (4)2.1 数字滤波器概述 (4)2.1.1 数字滤波器的分类 (4)2.1.2 数字滤波器的技术要求 (4)2.2 FIR滤波器的概述 (5)2.2.1 FIR滤波器的相位特性 (6)2.2.2 FIR滤波器的网络结构 (7)2.3 FIR滤波器的实现方法 (9)2.3.1 FIR滤波器的设计 (9)2.3.2 FIR滤波器FPGA的实现方法 (12)第3章系统硬件各功能模块 (15)3.1 系统硬件概述 (15)3.2 各功能模块的描述 (15)3.2.1 主控模块 (15)3.2.2 配置数据存储器件 (17)3.2.3模数转换ADC (17)3.2.4 数模转换DAC (19)第4章系数确定与功能模块实现 (21)4.1 FIR滤波器的系数 (21)4.1.1 FIR滤波器的系数确定与验证 (21)4.1.2 FIR滤波器系数的量化 (24)4.2 功能模块的实现 (25)4.2.1 编程语言Verilog HDL (25)4.2.2 模数转换与数模转换 (25)4.2.3 FIR功能模块 (26)第5章功能仿真与实物测试 (27)5.1 Modelsim功能仿真 (27)5.2 实物功能测试功能 (29)5.2.1 Quartus II (29)5.2.2 实物的测试 (31)结论 (33)致谢 (34)参考文献 (35)附录1：Quartus II综合的功能结构图 (36)附录2：源程序 (37)附录3：英文原文 (54)附录4：中文译文 (62)前言随着数字信号处理理论的快速发展和数字信号处理器的产生，信号处理的面貌彻底改变了，并广泛应用在各个领域，而且对系统的实时信号处理要求越来越高，所以对滤波器的处理速度，宽带等性能要求也不断地要提高，即滤波器的好坏直接影响系统的稳定性和后续的处理。
根据单位脉冲响应的不同，数字滤波器进一步又分为有限脉冲响应（FIR）滤波器和无限脉冲响应（IIR）滤波器两大类，如果在相同的设计要求下，IIR方式滤波器的计算量比较少，但线性相位响应不是很理想，并且系统也不稳定，FIR方式的滤波器计算工作量比较大，但是能设计任意幅频特性的滤波器，并且保证了良好的线性相位特性和稳定的系统，所以研究FIR滤波器技术具有及其重要的意义。
如今FPGA成为数字信号处理系统的主流器件，尤其是在数字通信、网络、视频和图像处理等相关的领域。
现在的FPGA芯片不仅包含查找表、寄存器、多路复用器和分布式块存储器结构，而且还嵌入了专用的快速加法器、乘法器和输入与输出设备等。
FPGA芯片高速并行的运算能力非常强具，因而它就顺其自然的成为高性能数字信号处理的理想器件。
数字滤波器在FPGA中实现的方法不同对所耗FPGA的资源就不同，而且对滤波器的性能影响也有很大。
其中有限脉冲响应（FIR）滤波器能设计任意幅频特性的同时还能保证严格的相位关系。
在语音等数据传送中得到广泛应用。
对于信号的处理实现一般分为两大类，一类是软件实现，使用一些高级的语言MATLAB,C/C++等，可以在计算机上实现，它主要用于数学的处理和相关的仿真，但实时性差。
另一种就是硬件实现，目前硬件的实现的方式为：可编程DSP 芯片是实现，但由于固定的硬件结构和流水等级，在应用上有一定的限制，并且就同一公司的不同系列的DSP芯片，编程指令也会有所不同，大大提高了开发周期；采用专用的集成电路ASIC来实现，它体积小保密性好，性能高，灵活性极差，开发成本高；采用可编程逻辑器件（CPLD/FPGA）它具有灵活的可编程逻辑，信号处理实时性好，开发周期短与开发成本低的优点。
第1章系统总的设计1.1 系统设计任务与要求1.1.1 系统设计任务本设计中的数字滤波器，采用Altera公司Cyclone2系列的EP2C8Q208C8N 芯片来实现。
用AD9280对复合的低频和高频模拟信号进行采集，经过通过EP2C8Q208C8N进行处理滤掉高频模拟信号，最后通过DA9708输出。
图1-1为系统总方框图系统示意图。
图1-1 系统示意图1.1.2 系统设计要求1、本文设计需要设计的数字滤波器的性能指标如下：a.数字滤波器的类型：FIR低通滤波器。