ASIC设计复习
ASIC复习题集解析
华南理工大学微电子技术专业《专用集成电路设计》复习题集一、填空题：1 专用集成电路（ASIC）是相对于常规通用集成电路而言的, 通常指全定制集成电路、半定制集成电路、可编程逻辑器件和现场可编程ASIC 。
(4)2 全定制设计方法是由用户根据按自己的要求，独立地进行集成电路产品设计。
这种设计方法具有最优性能，即有、和。
(4)3 “MOS执行系统”（MOSIS）或多项目芯片（MPC）的宗旨是多用户共同生产不同的电路；他们建立的意义是：使每个电路品种分担的掩膜和流片的费用大为降低。
(10)4 预测世界集成电路发展的Moole 定律指出，集成电路的复杂度每六年增加十倍。
(12)5 制作ASIC的基本工艺有CMOS 、BiCMOS 、Bipolar Analog 等，当前的主流工艺是CMOS 。
(15)6 ASIC设计，不但要考虑功能设计，还要考虑；最近进一步提出了的设计思想。
7 第三代EDA技术是以高级语言描述、系统级仿真和综合和以数据刻为核心等为特征的EDA技术，亦称电子系统设计自动化技术(ESDA) 。
(20)8 系统级仿真和综合建立在自上而下的分层设计的系统级设计思想和并行设计环境框架体系结构之上。
(21)9 门阵列母片上通常包含有基本门、输入输出缓冲器和内引线压焊块等几部分。
(5)10 标准单元库中同一系列标准单元版图有相同的高度，和位置相同的电源馈线。
(100)11金属连接线较多晶硅线优点在于功耗低、时延小。
12采用多层布线的目的是提高工作速度、降低功耗、提高芯片利用率。
13在双层金属布线高速CMOS门阵，第一层金属布线多布置与晶体管源漏极相连的经属线和小信号线，第二层金属布线多布置电源馈线和大信号线。
14在逻辑功能和系统频率确定之后，芯片功耗与分布电容、工作电压之间的关系是P = CV2f 。
15芯片中的互连布线时产生分布电容的主要因素之一。
采用分段布线可以成倍地降低互连布线的分布电容。
16在线宽减少、器件密度迅速提高情况下，分段布线可成倍地降低互连布线的分布电容，减少互连布线时延，降低器件功耗，提高器件工作可靠性。
威盛ASIC笔试题及心得
威盛ASIC笔试题及心得1、用给出的一些门电路，搭出表达式output=en_try? ennomask : en这一表达式 entry，en,nomask是输入2、给出电路，将时钟域1的脉冲传到时钟域2，两个时钟域的关系未知3、给出三分频的电路4、用pmos和nmos表示F＝AB＋CD（表达式与原题有点出入，记不清了，大概就这个意思）5、两段verilog程序，判断哪一段会产生latch，并修改6、给出了电路图，问在做DFT测试时可能产生什么问题，并修改7、给了张电路图，是功放与D触发器相连，问如何减少功耗（这个我一点都不懂）8、触发器S1、组合电路C1、触发器S2、组合电路C2依次相连，问的是时延、时钟等之间的关系（是不是要考虑hold，setup时间呢？)9、这个实在想不出了：（10、用方块表示cpu，硬盘，显卡，南桥（iobridge），北桥（memory bridge），usb控制器，键盘，内存，画出计算机的结构。
11、关于计算机内存页面管理的东西，画图示意虚拟地址与物理地址的关系，简单介绍块表可怜我都不会做贴贴题目积攒一下rp，祝xdjm们好运先说说题目吧第一题：给你一堆逻辑门再给你一个逻辑表达式，让你用这些门实现这个表达式第二题：关于时钟域的，要求把一个时钟域中的信号传递到另外一个时钟域中第三题：画出三分频1：1的电路图第四题：用pmos和nmos搭出一个表达式，表达式中只有与和或第五题：两个verilog代码，问哪个编译的时候会产生latch，如何修改才能去掉第六题：给你个逻辑电路图，问会有什么问题，该如何修改第七题：给一个电路图，问如何修改才能使功耗最低，但功能不变第八题：给一个电路图，两个flip－flop，两个逻辑门窜联，输出信号反馈回来已知门的延时和flip-flop所加时钟的skew 问正常工作的时钟需要满足什么条件第九题：忘记了，谁补充一下吧第十题：画出计算机体系结构简图第十一题：问的使关于虚拟内存和物理内存再说说感受：1、我硕士做一些数字电路的设计和仿真，用VHDL多一些，这个职位和我硕士的工作不是很对口，但是上海没有逻辑的职位，因此就申了这个2、via严重鄙视VHDL，写代码的读代码的全部是verilog3、该职位要求有比较扎实的数字电路知识4、要求对个人计算机的结构和原理有一定的认识5、题目比较有针对性，应该是针对他们工作的需要，因此只要有一部分会做就可以了，好累啊～，about 7k通知日期：12月等通知吧～说心里话，那儿的办公环境好郁闷，我还以为via在漕河痉今年威盛题目也许不是很难，但是最后我竟没做完（logic部分），感觉题目考察问题很全面，考察的是基础和。
ASIC设计理论与实践-第3章
相对寻址方式
相对寻址方式是相对于当前的指令地址而言的寻址方
式。相对寻址是把程序计数器PC的内容加上指令中的
形式地址而形成操作数的有效地址，而程序计数器的
内容即时当前指令的地址。
ASIC设计理论与实践
第3章 中央处理器
本章主要内容安排
CPU概述
CPU指令系统
▪指令基本格式 ▪指令分类 ▪寻址方式 ▪指令周期
第1章 ASIC概述
2
本章主要内容安排
CPU的功能实现
▪ 存储器 ▪ 程序计数器 ▪ 指令寄存器 ▪ 地址多路选择器 ▪ 算术逻辑单元 ▪ 累加器 ▪ 状态控制器 ▪ CPU
第3章 中央处理器
5
CPU指令系统
指令是规定计算机执行特定操作的命令。指 令系统指的是一个CPU所能够处理的全部指令
的集合，是一个CPU的根本属性，决定了一个
CPU能够运行什么样的程序，执行什么样的指 令。指令系统反映了计算机具有的基本功能， 是计算机系统硬件、软件的主要分界面。
第3章 中央处理器
第3章 中央处理器
7
指令分类
HLT 指令
停止指令是空操作，使程序停止运行，CPU处 于暂停状态，不执行任何操作，属于程序中断 指令。HLT的操作码为000，即没有操作数。
000
地址码
第3章 中央处理器
8
指令分类
SKZ 指令
SKZ指令是先判断ALU中的结果是否为0，如果 是0则跳过下一条语句继续执行，如果是1则执 行下一条语句。SKZ属于转移指令中的条件转 移指令，只有满足ALU当前结果为0的条件才能 转移，SKZ操作码为001。
101
地址码
第3章 中央处理器
13
指令分类
第1章 ASIC设计导论
Wafer
集成度（规模）： 一个芯片中含有的逻辑门或者是晶体管的数量。
一个逻辑门＝一个两输入端的NAND=4个晶体管
2
二：IC的过往
The First Computer
称为 Analytical Engine 由 Charles Babbage 英国数学家 1832年制造 25， 000 个部件 cost： 7， 470
jobs2075002006年10大集成电路与分立器件制造企业上海华虹集团有限公司3962华润微电子控股有限公司3846和舰科技苏州有限公司2350首钢日电电子有限公司1854上海先进半导体制造有限公司1352台积电上海有限公司1287上海宏力半导体制造有限公司122210吉林华微电子股份有限公司692排名企业名称08年销售额亿元无锡海力士意法半导体12207中芯国际9303上海华虹有限公司4679华润微电子有限公司4545上海宏力半导体1446首钢日电电子有限公司1435和舰科技苏州公司1340台积电上海有限公司11吉林华微电子股份有限公司104810上海先进半导体9332008年10大集成电路与分立器件制造企业2008年度中国十大封装测试企业2006年10大封装测试企业飞思卡尔半导体中国有限公司10846深圳赛意法半导体有限公司3500江苏新潮科技集团有限公司3154上海松下半导体有限公司3135南通富士通微电子有限公司2179星科金朋上海有限公司171810乐山无线电股份有限公司1610飞思卡尔半导体中国有限公司11608奇梦达科技苏州有限公司8595威讯联合半导体北京有限公司4501江苏新潮科技集团有限公司3988上海松下半导体有限公司3907深圳赛意法半导体有限公司3550瑞萨半导体北京有限公司2883南通富士通微电子有限公司266英飞凌科技无锡有限公司231910三星电子苏州半导体有限公司219全球20大半导体公司排行榜根据icinsights的统计2008年全球二十大半导体企业总收入173859亿美元c的未来面临ic的高速低功耗高集成度和深亚微米量子化等效应的挑战20002001siasemiconductorindustryassociationroadmapsummaryyearunit1993199519992001200320052008201120142016featuresizemicronsnm0500351801301008070503422internalclockhighperformancemhzghz200300750168231517674115193287logictransistorsmillioncm66132444109269664microprocessormilliontransistorschip52122384769521908年 10大集成电路与分立器件制造企业 排名 企业名称 08年销售额（亿元） 122.07 93.03 46.79 45.45 14.46 14.35 13.40 11 10.48 9.33
asic课程设计选题
asic课程设计选题一、教学目标本章节的教学目标包括以下三个方面：1.知识目标：学生能够掌握课本中所涉及的基本概念、原理和方法，理解并能够运用相关知识解决实际问题。
2.技能目标：学生能够运用所学的知识和方法，进行问题分析和解决，培养独立思考和创新能力。
3.情感态度价值观目标：学生在学习过程中，培养对学科的兴趣和热情，增强自我学习动力，培养团队合作精神和良好学习习惯。
二、教学内容根据课程目标，本章节的教学内容主要包括以下几个部分：1.教材中的基本概念、原理和方法的讲解和运用。
2.结合实际问题，进行案例分析和讨论，培养学生的解决问题能力。
3.实验活动，让学生亲身体验和理解所学知识，提高学生的实践能力。
三、教学方法为了实现教学目标，将采用以下几种教学方法：1.讲授法：用于讲解基本概念、原理和方法。
2.案例分析法：通过分析实际案例，让学生理解和运用所学知识。
3.实验法：实验活动，让学生亲身体验和理解所学知识。
四、教学资源为了支持教学内容和教学方法的实施，将选择和准备以下教学资源：1.教材：作为基本教学资料，用于引导学生学习。
2.参考书：提供更多的学习资料，帮助学生深入理解课程内容。
3.多媒体资料：通过视频、图片等形式，丰富学生的学习体验。
4.实验设备：用于实验活动，让学生亲身体验和理解所学知识。
五、教学评估本章节的教学评估主要包括以下几个方面：1.平时表现：通过课堂参与、提问、讨论等方式，评估学生的学习态度和积极性。
2.作业：通过作业的完成质量，评估学生对知识的理解和运用能力。
3.考试：通过考试的成绩，评估学生对知识掌握的程度和运用能力。
评估方式应客观、公正，能够全面反映学生的学习成果。
同时，评估结果应及时反馈给学生，帮助他们了解自己的学习状况，并进行改进。
六、教学安排本章节的教学安排如下：1.教学进度：按照教材的章节顺序，合理安排每个章节的教学内容和教学时间。
2.教学时间：根据学校的课程安排，合理分配课堂教学时间和课后作业时间。
ASIC复习
FPGA简介
• FPGA(Field Programmable Gate Array) 产生于八十年代中期 • FPGA可以达到比PLD更高的集成度，但 具有更复杂的布线结构和逻辑实现。 • FPGA灵活的设计、高可靠的性能，减少 了设计风险，降低了成本，缩短了周期。
By db
11
1. CMOS: 功耗低，集成度高。 2. TTL/ECL: 工作速度快，但是工艺相对复杂。 3. BiCMOS: 工作速度和驱动能力高。 模拟ASIC常用。 4. GaAs：微波和高频频段的器件制作。
• •
微米级的含义。 深亚微米：0.35μm以下的工艺称为深亚微米(DSM)。DSM的优 点：
1. 面积缩小； 2. 速度提高；（问题：时序电路中，影响系统速度的因素是什么？） 3. 功耗降低。（问题：电子系统中，影响功耗的因素是什么？）
By db
大 集总式 少 可以预测 短 系统速度快
EPROM、FLASH ROM
14
VLSI设计
大量生产且设计比 较规则。如存储器 等。 VLSI(超大规模 集成电路) 通用集成电路 专用集成电路 (ASIC)
面向某一应用背景 而专门设计。
By db
15
全球IC产业的演变(1)
• 1.80年代之前，系统公司时代 IC产业还没有真正从电子产业独立出 来，集成电路的生产仍属于系统公司业务 的一部分，这包括系统设计、IC设计、以 及IC制造和封装测试等。代表企业有 IBM,Burroughs,NEC等。
晶体管、R,L,C 等 几何图形
By db
自然语言描述或者相互通信 的进程
行为有限状态机、数据流图、 控制流图
布尔方程、二元决策图、有 限状态机
各大公司ASIC笔试
各⼤公司ASIC笔试AMD 2008 ASIC DesignPart I1、⽤cmos搭Z=!( (A&B)| C | D )2、To implement any combinational logic, what is the minimum set of logic gate? Why there are so many types of standard cells in the library?3、What is Register file, one port embedded RAM, two port embedded RAM?4、Explain how current STA tools calculate the delay using .lib (including cell delay and wire delay)5、Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to grey code?6、Show the IEEE754 binary representation for the floating-point number (10.5)10in single precision.7、A,B,C为8bit integer，Z=A*B，Z=A*B+C，⽐较这两个设计的delay difference，in unit of gate（如：the difference is 4 Full Adder + 1 MUXs）8、怎样将⼀个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？9、Suppose we have a pipeline which will process the data in 3 cycles. Sometimes the source may have no data to send out, and sometimes the sink may not be able to receive data. Define the interface signals first, and then design the internal control logic. We must keep the throughput 1 data/cycle, and if there are any possibilities the source shall always be able to send out its data.) 10、设计⼀个计算连续Leading Zeros个数的电路。
ASIC导论第一讲
1.7.2 半导体工业的步伐
年代 1970 1971 CD尺寸(微米) 7 CPU 4004 DRAM 晶体管数目 2300 年代 1980 1981 CD尺寸(微米) 3 CPU DRAM 晶体管数目 年代 1990 1991 CD尺寸(微米) CPU DRAM 1M 晶体管数目 年代 2000 2001 CD尺寸(微米) 0.15 CPU 奔IV DRAM 128M 晶体管数目 4200000 1972 6 8008 3500 1982 1.8 80286 134000 1992 0.5 1973 1974 5 8080 6000 1984 1.6 1975 1976 1977 4 1978 8086 4K 1985 386 64K 1993 1994 0.35 275000 1995 奔I 16M 2004 0.09 5500000 2005 2006 0.065 256K 1996 0.25 1997 1998 0.18 奔II 1200000 1999 1986 1.2 1987 29000 1988 0.8 1979 8088 16K 29000 1989 486 1K 1983
1.7.5中国半导体产业主要集聚地区
1.7.6长三角地区半导体企业概况
长三角占中国2.2%的陆地面积，10.6%的人口，创造 了中国22.1%的GDP、24.5%的财政收入、60%的外商投资 和28.5%的进出口总额。
据不完全统计，江浙沪共有各类微电子企业489家：
省市
上海市 江苏省 ห้องสมุดไป่ตู้江省 总计
120 103 90 76 63 60 51 41 40 25 20 11 2.2 2000 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 14 2.3 18 4.3 6.6 7.9 9.7 12.1 15.4 19.3 35 24.2
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ASIC设计复习
考题题型：1、填空2、名词解释；3、简答；
4、程序注释；
5、编程。
第一章
*、名词解释：
ASIC——专用集成电路：Application Specific Integrated Circuit
FPGA——现场可编程门阵列：Field－Programmable Gate Array CPLD——复杂可编程逻辑器件：Complex Programmable Logic Device EDA——是电子设计自动化：Electronic Design Automation
SOC——单片电子系统：System on a Chip
IC——集成电路：Integrated circuit
CAD——计算机辅助设计：CAD-Computer Aided Design
CAM——计算机辅助制造：computer Aided Manufacturing
CAT——计算机辅助翻译（计算机辅助测试）：Computer Aided Translation PCB——印刷电路板：Printed Circuit Board
CMOS——互补金属氧化物半导体（互补场效应管）：
Complementary Metal Oxide Semiconductor
IP——知识产权：intellectual property
HDL——硬件描述语言：Hardware Description Language
GAL——
一、EDA技术与ASIC设计有什么关系？书p3页
答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现；FPGA 和CPLD 是实现这一途径的主流器件。
FPGA 和CPLD 通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD 的应用是EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC 设计，以及对自动设计与自动实现最典型的诠释。
二、传统的电子设计技术通常是自底向上的，HDL的是自顶向下的。
P8
第二章
一、EDA设计流程。
P15
答：
图：应用于FPDA/CPLD的EDA开发流程
1、设计输入：①图形输入：状态图输入、波形图输入和原理图输入。
P15-16
②HDL文本输入：应用HDL的文本输入方法克服了上述原理图输入法存在
的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。
P16 2、综合：仅对HDL而言，综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件
转化为硬件电路的关键步骤。
P16
3、适配：它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终
的下载文件。
P17
4、时序仿真与功能仿真：1）时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含
了期间硬件参数。
2）功能仿真：直接对HDL、原理图描述或其他描述形式的逻辑
功能进行测试模拟，以了解其现实的功能是否满足
原版设计的要求。
5、编程下载：将适配后生成的下载或适配文件，通过编程器或编程电缆向FPDA/CPLD下
载，以便进行硬件调试和验证。
P18
6、硬件测试：最后是将含有载入了设计文件的FPDA/CPLD的硬件系统进行统一测试，以
便最终验证设计项目在目标系统上的实际工作情况，进而排除错误、改进设
计。
二、ASIC及其设计流程。
P18
1、分类：
2、一般ASIC设计流程：p20
1）、系统规格说明：分析并确定整个系统的功能、要求达到的性能、物理尺寸，确定采用何种制造工艺、设计周期和设计费用。
建立系统的行为模型，进行可行性
验证。
2）、系统划分：将系统分割成各个功能子模块，给出子模块之间信号连接关系。
验证各个功能块的行为模型，确定系统的关键时序。
3）、逻辑设计与综合：将划分的各个子模块用文本（网表或硬件描述语言）、原理图等进行具体逻辑描述。
硬件描述语言：综合电路网表文件
原理图：简单编译逻辑网表结构
4)、综合后仿真：从上一步得到网表文件，在这一步进行仿真验证。
5)、版图设计：将逻辑设计中每一个逻辑元件、电阻、电容等以及它们之间的连线转换成集
成电路制造所需要的版图信息。
6)、版图验证：版图原理图对比、设计规则检查、电气规则检查。
7)、参数提取与后仿真：验证完毕，进行版图的电路网表提取、参数提取，把取出的参数反
注至网表文件，进行最后一步仿真验证工作。
8)、制版、流片：送IC生产线进行制版、光罩和流片，进行试验性生产。
9)、芯片测试：测试芯片是否符合设计要求，并评估成品率。
三、IP分为哪几类。
P26
1、软IP (soft IP core )：软IP是用某种高级语言来描述功能块的行为，但是并不涉及用什么
电路和电路元件实现这些行为。
2、固IP (firm IP core)：固IP则是完成了综合的功能块，有较大的深度设计，以网表文件的
形式提交客户使用。
3、硬IP (hard IP core )：硬IP提供设计的最终阶段产品——掩模。
四、QuartusⅡ设计流程P26
第三章
一、可编程逻辑器件分类：P30
1．按集成密度分类：①芯片集成度低的：可编程逻辑器件LDPLD。
②芯片集成度高的：可编程逻辑器件HDPLD。
2、按编程方式分类：①乘积项结构器件：大部分简单的PLD和CPLD
②基于查找表结构：简单的查找表组成可编程门，FPGA。
3、按编程工艺分类：①熔丝编程器件：由可以用电流熔断的熔丝组成。
PROM等
②反熔丝编程器件：主要通过击穿介质达到连通线路的目的。
Actel
的FPGA器件只能一次编程
③EPROM型：紫外线可擦出电可编程逻辑器件。
④EEPROM型：电可擦写编程逻辑器件。
⑤SRAM型：大多数公司的FPGA器件可反复编程，实现系统功能的
动态重构，每次上电需重新下载，实际应用时需外挂
EEPROM用于保存程序。
⑥FLASH型：可多次编程，断电后不需要重新配置。
第四章
一、4选1多路数据选择器、（注释）p66
描述1：P67【例4-1】描述2：P74【例4-2】描述3：P77【例4-3】描述4：P79【例4-4】
二、4位二进制加法计数器及其verilog hdl描述P90
三、含有异步清0同步时钟时能和同步数据加载功能的十进制计数器P92
复习
基本逻辑电路的Verilog-HDL描述
1. 与门逻辑电路的描述
2. 与非门逻辑电路的描述
module AND_G2 ( A, B, F ); module NAND_G2 ( A, B, F );
input A, B; input A, B；
output F; output F;
assign F = A & B; assign F = ~( A & B ); endmodule endmodule
3. 非门逻辑电路的描述
4. 或门逻辑电路的描述
5. 或非门逻辑电路的描述
6. 缓冲器逻辑电路的描述
第七章。