基于VHDL的电子表设计

begin sm1:statemachine port map(clk,keypressed,functionkey,keyvalue, iscount,alarmload,timeload,buffertime); sm2:statemachine2 port map(clk,keypressed,keyvalue,alarmon,houralarmon); cnt:counter port map(clk,timeload,buffertime,time); reg:alarmreg port map(clk,alarmload,buffertime,alarmtime); bl:bell port map(clk,houralarmon,alarmon,alarmtime,time,alarm_signal); process(iscount,time,buffertime) begin if(iscount='1') then displaytime<=time; else displaytime<=buffertime; end if; end process; end rt;
u1:divider_1m port map(clk,clk1s); process(clk1s,clk) begin if(clk'event and clk='1')then if(load='1')then time_sig<=buffertime; else if(clk1s='1')then if(time_sig(3 downto 0)="1001")then time_sig(3 downto 0)<="0000"; if(time_sig(7 downto 4)="0101")then time_sig(7 downto 4)<="0000"; if(time_sig(11 downto 8)="1001")then time_sig(11 downto 8)<="0000"; if(time_sig(15 downto 12)="0101")then time_sig(15 downto 12)<="0000"; if(time_sig(23 downto 16)="00001001")then time_sig(23 downto 16)<="00010000"; elsif(time_sig(23 downto 16)="00011001")then time_sig(23 downto 16)<="00100000"; else time_sig(23 downto 16)<=time_sig(23 downto 16)+1; end if;
S2/0
电子表顶层电路的实现
顶层文件
校时和设闹状态机
Contents
闹钟和整点报时状态机
闹钟寄存器
Contents
计时器 闹铃管理模块
Contents Contents
校时和设闹输出
采用元件例化的方法将各个模块连接起来，组 成电子表系统
brary ieee; se ieee.std_logic_1164.all; se ieee.std_logic_arith.all; ntity clock_top is port( clk,keypressed,functionkey:in std_logic; keyvalue:in std_logic_vector(3 downto 0); displaytime:out std_logic_vector(23 downto 0); alarm_signal:out std_logic; alarmon,houralarmon:buffer std_logic ); nd clock_top;
Title in here
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A
B
C
D
铃声管理模块
alarmon=‘0’
Time(6)=‘0’
S0/0
Alarm time=time
S4/1
S1/0
闹钟铃声
Time(6)=‘1’
状态机
Time(6)=‘1’
S3/1
Time(6)=‘0’
闹钟和整点报时状态机
Text in here
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闹钟和整 点报时状 态机
每按一下整点报时开关键（C--1100）， 整点报时的状态改变一次； 每按一下闹钟开关键（D--1101），闹钟 的状态改变一次。
闹钟寄存器
闹钟寄存器是一个带有并行加载功能的寄存器。其中clk是 全局时钟，buffertime是并行加载的数据输入，alarmload 为并行加载的控制输入，alarmtime为寄存器的输出。
计数器程序（2）
闹钟和整点报时
顶层程序
rchitecture rt of clock_top is omponent statemachine port( clk,keypressed,functionkey:in std_logic; keyvalue:in std_logic_vector(3 downto 0); iscount,alarmload,timeload:out std_logic; buffertime:buffer std_logic_vector(23 downto 0) ); nd component; omponent statemachine2 port( clk,keypressed:in std_logic; keyvalue:in std_logic_vector(3 downto 0); alarmon,houralarmon:out std_logic );
else time_sig(15 downto 12)<=time_sig(15 downto 12)+1;
end if; else
time_sig(11 downto 8)<=time_sig(11 downto 8)+1; end if; else
time_sig(7 downto 4)<=time_sig(7 downto 4)+1;
邢 安 安
基 于 V H D L 的 电 子 表 设 计
目录
1 电子表的系统分析和设计 计时器 状态机
2
3 4 5 6
闹钟寄存器
铃声管理模块
电子表顶层电路的实现
电子表的系统分析和设计 设计要求： 设计一个电子表，可以用于显示时 间丶设定闹钟和整点报时。电子表的 输入设备是一个4×4的编码键盘，输 出设备是用于显示的6位LED数码管 丶若干LED指示灯以及蜂鸣器。
计数器
时间计数器的目的是为 了得到时间输出，因此 需要每秒技术一次。
状态机
状态机模块是电子表的控制器，它给出其他模块的时序。状态机的输入 信号是键盘模块的输出信号keyvalue,keypressed和functionkey。状态机的 输出信号是缓存时间信号buffertime,闹钟时间加载信号alarmload，计时器时 间加载信号timeload，闹钟开关状态alarmom和整点报时开关状态 houralarmon。Time是由用户通过键盘输入的时间信号，可以送给闹钟寄存 器和计时器。 状态机包括两部分： 1.用于产生缓存时间信号buffertime，闹钟时间加载信号alarmload和 计时器时间加载信号timeload，称这部分状态机为校时和设闹状态机。 2.用于产生闹钟开关状态信号alarmon和整点报时开关状态信号 houralarmom，称为闹钟和整点报时开关状态机。
电子表的系统分析和设计
用于界面设计
１.校时操作
在电子表计时状态下按校
２.设置闹铃时间
３.开启或关闭整点报 时和闹钟
每按一下整点报时开关键
时键（键Ｅ）进入校时状 态
使用数字键０～９输入新
的时间并按下确认键（键 Ａ）
在电子表计时状态下按 下设置闹钟键（键Ｆ） ，进入设定闹钟时间状 态。其他操作与校时操 作流程一样。
计数器程序（1）
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity counter is port( clk,load:in std_logic; buffertime:in std_logic_vector(23 downto 0); time:out std_logic_vector(23 downto 0) ); end counter; architecture rt of counter is component divider_1m port( clk:in std_logic; clk1s:out std_logic ); end component; signal clk1s:std_logic; signal time_sig:std_logic_vector(23 downto 0); begin
component counter port( clk,load:in std_logic; buffertime: in std_logic_vector(23 downto 0); time:out std_logic_vector(23 downto 0) ); end component; component alarmreg port( clk,alarmload:in std_logic; buffertime:in std_logic_vector(23 downto 0); alarmtime:out std_logic_vector(23 downto 0) ); end component ; component bell port( clk,houralarmon,alarmon:in std_logic; alarmtime,time:in std_logic_vector(23 downto 0); alarm_signal:out std_logic ); end component; signal buffertime,time,alarmtime:std_logic_vector(23 downto 0); signal iscount,alarmload,timeload:std_logic;