SDRAM内存详解(经典)
DDRSDRAM基本原理详细介绍
DDRSDRAM基本原理详细介绍DDRSDRAM是一种双倍速率同步动态随机存取存储器，广泛应用于计算机内存和其他高速嵌入式系统中。
DDR代表双倍数据率，SDRAM代表同步动态随机存储器。
DDRSDRAM通过提供更高的带宽和更低的延迟来提高系统性能。
1.双倍数据率：DDRSDRAM采用了双倍数据率技术，可以在每个时钟脉冲周期内传输两个数据，即在上升沿和下降沿都进行数据传输。
这使DDRSDRAM的数据传输速度是传统SDRAM的两倍。
2.同步动态随机存取存储器：DDRSDRAM是一种动态存储器，与静态存储器相比，它的存储单元更小，容量更大。
DDRSDRAM是同步存储器，意味着所有数据传输都需要与系统时钟同步。
3.预充电：DDRSDRAM在读写操作之前需要进行预充电操作。
预充电操作是将存储单元的电荷置为预定的电平，以便于下一次读写操作。
预充电操作在时钟信号的上升沿进行。
4.时序：DDRSDRAM的时序包括预充电时间、平均访问周期、行切换延迟、列切换延迟、CAS延迟等。
这些时序都是根据具体DDRSDRAM芯片的规格进行设置的，用于保证数据的正确传输和存取。
5.控制信号：DDRSDRAM有许多控制信号，其中包括时钟信号、写使能信号、读使能信号、行地址线、列地址线等。
时钟信号用于同步操作，写使能信号和读使能信号用于控制存取操作，行地址线和列地址线用于指定存储单元的位置。
6.数据通路：DDRSDRAM的数据通路分为前端数据总线和背面数据总线。
前端数据总线用于数据的输入和输出，而背面数据总线用于数据在存储芯片内部的传输。
前端数据总线和背面数据总线的宽度决定了DDRSDRAM的带宽。
7.控制器：DDRSDRAM的控制器位于存储芯片的内部，负责管理存储芯片的读写操作。
控制器与计算机系统的主控制器进行通信，接收来自主控制器的指令并执行相应的操作。
8.刷新：DDRSDRAM是一种动态存储器，需要定期刷新以保持数据的稳定性。
SDRAM原理及应用
SDRAM原理及应用SDRAM (Synchronous Dynamic Random Access Memory) 是一种同步动态随机存取存储器，是当今计算机系统中最常用的存储器之一、它不同于传统的DRAM (Dynamic Random Access Memory)，在访问数据时使用外部的时钟信号来协调存储器和控制器的运行。
1.存储单元：SDRAM由一系列的存储单元组成，每个存储单元都可以存储一个位(0或1)。
每个存储单元由一个电容和一个开关组成，电容负责存储位的值，而开关则负责读取和写入操作。
2.存储组织：SDRAM存储单元按矩阵的形式组织起来，其中每个存储单元都由一个行和一个列地址来标识。
每一行称为一个行地址空间，每一列称为一个列地址空间。
3.数据访问：在进行数据读取或写入操作时，控制器会发送相应的地址信号来选择存储单元。
这个信号包含行地址和列地址，控制器将存储单元的行地址发送给存储器，然后存储单元将该行中的所有存储单元都读取到内部缓冲区。
之后，控制器将列地址发送给存储器，并从内部缓冲区中选择相应的存储单元来读取或写入数据。
4.数据传输：在数据传输过程中，存储单元的电容会充电或放电，以表示数据的值。
读取操作会将电容的电压转换为数字信号，并传送给控制器。
写入操作则将数字信号转换为相应的电压，并充电或放电储存单元的电容。
5.时序控制：SDRAM使用外部时钟信号来控制存储器和控制器的操作，这样可以确保数据的传输和处理都在一个统一的时钟周期内完成。
1.个人计算机：SDRAM是个人计算机中最常用的内存类型。
它具有较高的数据传输速率和容量，可以满足计算机对大量数据的处理需求。
它还具有低功耗和高稳定性的特点，可以有效地提高计算机的性能和响应速度。
2.服务器和工作站：在服务器和工作站中，SDRAM通常用于存储大量的数据和处理复杂的任务。
SDRAM的高速数据传输和高容量存储能力可以帮助服务器和工作站快速处理大量的数据请求，并提供稳定的性能。
SDRAM
SDRAM具有多种工作模式，内部操作是一个复杂的状态机。SDRAM器件的引脚分为以下几类。
（1）控制信号：包括片选、时钟、时钟使能、行列地址选择、读写有效及数据有效。
谢谢观看
SDRAM在计算机中被广泛使用，从起初的SDRAM到之后一代的DDR（或称DDR1），然后是DDR2和DDR3进入大众 市场，2015年开始DDR4进入消费市场。
演变
SDRAM从发展到现在已经经历了五代，分别是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM， 第四代DDR3 SDRAM，第五代，DDR4 SDRAM。
SDRAM是多Bank结构，例如在一个具有两个Bank的SDRAM的模组中，其中一个Bank在进行预充电期间，另一 个Bank却马上可以被读取，这样当进行一次读取后，又马上去读取已经预充电Bank的数据时，就无需等待而是可 以直接读取了，这也就大大提高了存储器的访问速度。
为了实现这个功能，SDRAM需要增加对多个Bank的管理，实现控制其中的Bank进行预充电。在一个具有2个以 上Bank的SDRAM中，一般会多一根叫做BAn的引脚，用来实现在多个Bank之间的选择。
工作原理
SDRAM之所以成为DRAM就是因为它要不断进行刷新（Refresh）才能保留住数据，因为刷新（Refresh）是 DRAM最重要的操作。那么要隔多长时间重复一次刷新，目前公认的标准是，存储体中电容的数据有效保存期上限 是64ms（毫秒，1/1000秒），也就是说每一行刷新的循环周期是64ms。这样刷新速度就是：64ms/行数量。我们 在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096 与8192就代表这个芯片中每个Bank的行数。刷新命令一次对一行有效，发送间隔也是随总行数而变化，4096行时 为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。HY57V561620为8192 refresh cycles / 64ms。
内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)---上
内存的原理和时序（SDRAM、DDR、DDR-Ⅱ、Rambus DRAM）目录序言第一章 SDRAM的原理和时序1.1 SDRAM内存模组的物理Bank与芯片位宽1.1.1 物理Bank1.1.2 芯片位宽1.2 SDRAM的逻辑Bank与芯片容量表示方法1.2.1 逻辑Bank 与芯片位宽1.2.2 内存芯片的容量1.2.3 与芯片位宽相关的DIMM 设计1.3 SDRAM的引脚与封装1.4 SDRAM芯片初始化、行有效、列读写时序1.4.1 芯片初始化1.4.2 行有效1.4.3 列读写1.5 SDRAM的读/写时序与突发长度1.5.1 数据输出（读）1.5.2 数据输入（写）1.6 预充电1.7 刷新1.8 数据掩码1.9 SDRAM的结构、时序与性能的关系1.9.1 影响性能的主要时序参数1.9.2 增加PHR 的方法1.9.3 增加PFHR 的方法1.9.4 内存结构对PHR 的影响1.9.5 读/写延迟不同对性能所造成的影响1.9.6 BL 对性能的影响1.10 仓库物语第二章 DDR SDRAM的原理和时序2.1 DDR的基本原理2.2 DDR SDRAM 与SDRAM 的不同2.3 差分时钟2.4 数据选取脉冲（DQS）2.5 写入延迟2.6 突发长度与写入掩码2.7 延迟锁定回路（DLL）第三章 DDR-Ⅱ的原理和新技术3.1 DDR-Ⅱ内存结构3.2 DDR-Ⅱ的新操作与新时序设计3.2.1 片外驱动调校（OCD，Off-Chip Driver） 3.2.2 片内终结（ODT，On-Die Termination） 3.2.3 前置CAS、附加潜伏期与写入潜伏期3.3 DDR-Ⅱ未来发展3.3.1 DDR-Ⅱ的发展计划3.3.2 DDR-Ⅱ时代的封装技术第四章 Rambus DRAM的原理4.1 RDRAM 简介4.2 RDRAM 的结构简介4.2.1 RDRAM的L-Bank 结构4.2.2 RDRAM的主要特点4.3 RDRAM 的具体操作与相关技术4.3.1 初始化与命令包4.3.2 操作时序计算4.3.3 写入延迟与掩码操作4.3.4 多通道技术与多通道模组 4.3.5 黄石技术4.4 延迟与总线利用率的比较4.5 未来竞争展望第五章 内存模组介绍5.1 Unb 与Reg-DIMM 的区别5.2 DIMM 引脚的基本设计5.3 QBM 型DIMM5.4 模组的堆叠装配序言作为电脑中必不可少的三大件之一（其余的两个是主板与CPU），内存是决定系统性能的关键设备之一，它就像一个临时的仓库，负责数据的中转、暂存……不过，虽然内存对系统性能的至关重要，但长期以来，DIYer并不重视内存，只是将它看作是一种买主板和CPU 时顺带买的“附件”，那时最多也就注意一下内存的速度。
sdram原理(一)
sdram原理(一)SDRAM原理什么是SDRAM？SDRAM是随机存取存储器（Synchronous Dynamic Random Access Memory）的缩写，是一种常见的计算机内存。
它是一种同步存储器，具有高速读写的特性，广泛用于个人电脑、服务器、网络设备等计算机系统中。
SDRAM的工作原理SDRAM的原理相对复杂，下面将从浅入深地解释SDRAM的工作原理。
时钟信号和同步SDRAM的工作是通过时钟信号进行同步的。
在SDRAM中，时钟信号控制数据的读写和传输。
读写操作必须与时钟信号的上升沿或下降沿对齐，以确保数据传输的正确性。
存储单元和存储电容SDRAM的存储单元是由一对MOSFET（金属-氧化物-半导体场效应晶体管）和一个电容器组成。
MOSFET用于控制数据的读写操作，而电容器则用于存储数据。
存储电荷和刷新SDRAM中的电容器存储的是电荷，而不是电压。
电荷会随时间逐渐泄漏，因此需要定期刷新以保持数据的有效性。
刷新操作通过向每个存储单元施加一个恒定电压来完成。
行地址和列地址SDRAM的存储区域被划分为多个行和多个列。
行地址用于选择行，列地址用于选择列。
通过控制行地址和列地址，可以实现对特定数据的读写操作。
预充电和读取在进行读取操作之前，需要对存储单元进行预充电操作。
预充电操作将电容器的电压调整到正确的工作电压，以便进行下一次的读写操作。
CAS（列地址选择）延迟CAS延迟是SDRAM中的一个重要概念。
它表示在进行读取操作时，需要等待的时间，以确保数据的正确传输。
CAS延迟的数值决定了SDRAM的读取速度和性能。
总结SDRAM作为一种常见的计算机内存，具有高速读写和大容量的优势。
它的工作原理涉及时钟信号、存储单元、存储电容、刷新、行地址和列地址、预充电、CAS延迟等多个方面。
了解SDRAM的工作原理有助于我们更好地理解计算机系统中内存的工作方式和性能表现。
DDR SDRAM基本原理详细介绍
DDR SDRAM基本原理详细介绍DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。
DDR SDRAM在原有的SDRAM的基础上改进而来。
也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。
由于SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR 的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。
一、DDR的基本原理有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点。
这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。
二、DDR SDRAM与SDRAM的不同DDR SDRAM与SDRAM的不同主要体现在以下几个方面。
DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM 在MRS之前还多了一EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC 有效/无效等。
由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可查看相关的DDR内存资料。
下面我们就着重说说DDR SDRAM的新设计与新功能。
差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻），而是起到触发时钟校准的作用。
由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。
SDRAM家族存储器简介
中文名：同步动态随机存储器 俗名：内存，显存
4
1
2
SDRAM家族成员
SDR SDRAM DDR SDRAM DDR2 SDRAM 0011 0010 1010 1101 0001 0100 1011 SDRAM DDR3 DDR4 SDRAM DDR5 SDRAM（显存） Mobile LPDRAM
DDR3
DDR3-800
800MHz
400MHz
4
1
内核频率 核心频率
100MHz
100MHz 100MHz
2
100MHz
SDRAM成员间比较
内核频率相对于 数据传输率
数据预读取能 力
SDR DDR DDR2 DDR3
1：1 1：2 1：4 1：8
0011 0010 1010 1101 0001 0100 1011
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SDRAM成员间比较
数据读写 速率 举例 数据传输 率 0011 0010 1010 1101 0001 0100 1011 时钟频率 工作频率 总线频率
SDR
DDR DDR2
PC100
100MHz
200MHz 400MHz
100MHz
100MHz 200MHz
DDR-200 DDR2-400
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Truth Table – DDR2 Commands
0011 0010 1010 1101 0001 0100 1011
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Example tRCD
0011 0010 1010 1101 0001 0100 1011
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Example WRITE Command
(一) ARM 内存SDRAM 讲解 - 无悔这一生。 - 博客园
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2018/7/20
(一) ARM 内存SDRAM 讲解 - 无悔这一生。 - 博客园
LDQM /UDQM分别用来控制16位数据中高低字节能否被读取，当LDQM /UDQM为低电平时，对应的高/低字节就可以被读 取，如果LDQM /UDQM为高电平时，对应的高/低字节就不能被读取。当向内存里写入数据时，LDQM /UDQM控制数据能否 被写入，当LDQM /UDQM为低电平时，对应的高/低字节就可以被写入，如果LDQM /UDQM为高电平时，对应的高/低字节 就不能被写入。通过对LDQM /UDQM信号的控制可以控制对两个存储芯片存储数据，由于两个存储单元的地址线是通用的， 他们都能接收到CPU发出的地址信号，但是，发给两个存储单元的LDQM /UDQM信号是不同的，以此来区分一个字的高低字 节。
总结： 知道这些就可以了，至于读写操作，这些 都是大神干的事情，偶们并不需要完全理解，当然时间够的话，理解了是好 事，这个SDRAM芯片的时序图懂了，看其他的 datasheet 基本也不会有什么问题。记住不要舍本求末。
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【LV4】巴黎街头的黎明(1140225089) 9:23:49 是的 【LV3】忙碌的身影(1078097537) 9:23:50 15根不就是32M吗 【LV4】止不住の漂泊(603172921) 9:24:30 。。。。好像是的 【LV3】忙碌的身影(1078097537) 9:24:37
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SDRAM内存详解（经典）我们从内存颗粒、内存槽位接口、主板和内存之间的信号、接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路... 虽然目前SDRAM内存条价格已经接底线，内存开始向DDR和Rambus内存过渡。
但是由于DDR内存是在SDRAM基础上发展起来的，所以详细了解SDRAM内存的接口和主板设计方法对于设计基于DDR内存的主板不无裨益。
下面我们就从内存颗粒、内存槽位接口、主板和内存之间的信号接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路。
内存颗粒介绍对于DRAM（Dynamic Random Access Memory）内存我想凡是对于计算机有所了解的读者都不会陌生。
这种类型的内存都是以一个电容是否充有电荷来作为存储状态的标志，电容冲有电荷为状态1，电容没有电荷为状态0。
其最大优点是集成度高，容量大，但是其速度相对于SRAM (Static Random Access Memory) 内存来说慢了许多。
目前的内存颗粒封装方式有许多种，本文仅仅以大家常见的TSSOP封装的内存颗粒为例子。
其各个管脚的信号定义和我们所使用的DIMM插槽的定义是相同的，对于不同容量的内存，地址信号的位数有所不同。
另外一个需要注意的地方就是其供电电路。
Vcc和Vss是为内存颗粒中的存储队列供电，而VccQ和VssQ是为内存颗粒中的地址和数据缓冲区供电。
两者的作用不同。
我们对内存颗粒关心的问题主要是其颗粒的数据宽度（数据位数）和容量（寻址空间大小）。
而对于颗粒自检、颗粒自刷新等等逻辑并不需要特别深入的研究，所以对此我仅仅是一笔带过，如果读者有兴趣的读者可以详细研究内存颗粒的数据手册。
虽然内存颗粒有这么多的逻辑命令方式，但是由于目前北桥芯片和内存颗粒的集成度非常高，只要在布线和元器件的选择上严格按照内存规范来设计和制造，需要使用逻辑分析仪来调试电路上的差错的情况比较少，并且在设计过程中尽量避免出现这种情况。
168线DIMM内存插槽的信号定义 我们目前PC和Server使用的内存大都是168 Pins的SDRAM，区别只是其工作频率有的可能是100MHz频率，有的可能是133MHz频率的。
但是只要是SDRAM，其DIMM插槽的信号定义是一样的。
而这些引脚得定义就是设计内存条和主板所必须遵从的规范。
内存引脚主要分为如下几类：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。
整个内存时序系统就是这些引脚上的信号配合产生。
下面的表中就是内存插槽的引脚数量和引脚定义，对于一些没有定义或者是保留以后使用的信号就没有列出来。
符号功能详细描述DQ [0-63] I/O 数据输入/输出CB [0-7] I/O ECC内存的ECC校验输入/输出A [0-13] I/O 地址选择BA [0-1] Control Bank选择CS [0-3] Control 片选信号RAS Control 行地址选择信号CAS Control 列地址选择信号DQMB [0-7] Control 数据掩码控制（DQ Mask）高有效*WE Control 写允许信号CK [0-3] Clock 时钟信号CKE [0-1] Clock 时钟允许信号**REGE Control 寄存器 (Registered) 允许信号SA [0-2] I/O SPD地址输入SDA I/O SPD数据输入/输出SCL Clock SPD时钟输入WP Control 写保护Vss Power 电源线Vdd Power 地线注：SPD Serial Presence Detect 内存序列存储芯片RAS Row Address Strobe 行地址选择CAS Column Address Strobe 列地址选择* 在读模式时，控制芯片颗粒的Buffers数据输出 在写模式时，将芯片颗粒的Buffers中的数据写入芯片颗粒中的内存队列中** 当该信号为高时，时钟信号有当该信号为低时，时钟信号无效，并且该信号会触发内存颗粒的低功耗模式、自刷新模式或者挂起模式。
我们从DIMM插槽的引脚定义就可以计算出来，每个DIMM槽位最大支持的内存数值。
该数值实际上是寻址空间乘上数据宽度，所以每个DIMM槽位支持最大容量为4GB = 214 x 214 x 8 Byte。
但是由于内存芯片颗粒的制造局限性，所以目前能够使用的DIMM条的内存都达不到这个容量，其容量最大的内存条为1GB。
在设计和制造内存条的时候，所有的内存条都是按照插槽的规范来布线和生产，所以对于内存地址空间，所有生产出来的内存条都是相同的地址空间，例如一条128MB内存，他就是用了地址线A0-A13，当我们在一台计算机上安装多个内存时，如何分配每个内存内存条的地址空间呢？这个工作就需要北桥芯片和主板来配合了。
SPD信号定义内存中使用的SPD都是一片8针TSSOP（Plastic Thin Small Outline Package）封装的串行存储EEPROM，其容量是2048bit。
每个DIMM的SPD数据读写时钟线SCL和数据线SDA都是共享在一条总线上，所以当我们在一台机器上会安装多条内存时，其SPD的片选信号就需要事先确定。
该片选信号是由SA0，SA1，SA2三条数据线来确定，该数据线的状态由主板设计厂商在设计主板的时候固定下来。
在每次读写该EEPROM的时候，北桥芯片会按照EEPROM的读写规格首先向该芯片发送3位片选信号和8位地址信息，每个芯片都会读入该3位片选信号和8位地址信号。
当3位片选信号和主板上固化的3?醯刂废撸⊿A0，SA1，SA2）的状态一致的时候该内存条上的SPD芯片就被选中，其信息会记录在北桥控制器的寄存器中（Register）。
SPD读写逻辑中的片选必须满足下图的时序逻辑。
在此主要介绍地址选择逻辑，对于数据如何读写的时序，有兴趣的读者可以查阅 Atemel 24C02A 的数据手册（许多内存厂商都选用该芯片作为SPD）。
在这个时序中，硬件上仅仅需要满足其Device Address 地址信息。
该地址信息是一个 8bit 的数据，它的格式如下地址位0 1 2 3 4 5 6 7数据 1 0 1 0 A2 A1 A0 R/W该数据通过SCL提供的时钟同步，0-3 位是固定的信息，4-6 位是片选地址，7位是判断该，命令是读还是写。
在芯片内部会对4-6位的数据和硬件电路上的状态进行比较，相符的话，该芯片被选中，否则不进行下面的操作。
从该时序逻辑可以得知，一个SPD通道（仅仅只有一对SCL和SDA信号线）只支持8条内存。
至于SPD的读写和SPD内容的含义在此就不做进一步说明。
注：SPD涉及到的缩写SA 0-2 Serial Presence Detect Address InputsSDA Serial Presence Detect Address Input/OutputSCL Serial Presence Detect Clock InputWP Write Protect for SPD on DIMM内存条的设计我们已经知道了内存颗粒、SPD的接口信息，下面就可以开始设计内存了。
内存条的逻辑功能图差别不是非常大，对于不同容量的颗粒，只是在数量上有所改变。
上面的逻辑功能图就是一个带ECC功能72bit 内存条的逻辑功能图。
采用的是16bit数据宽度的内存颗粒。
由于内存条每次读写必须满足64bits（非ECC）或者72bit(ECC)，所以在设计的时候颗粒数量是固定的。
上面的内存条仅仅只有一个Bank，所以没有使用BA信号。
如果该内存条设计的时候是两个Bank，其功能图中就多出了BA选择信号，并且其容量也会随之增加1倍。
剩下的工作就是布线，在一个6层电路板上布下所有的信号线。
但是随着目前服务器内存的增大，内存插槽数量的增多，服务器内存系统各个引脚间的引线长度会产生较大差别，导致信号时序会产生错位。
并且控制器的信号控制这么多的内存，有限的驱动能力会不堪重负。
针对这种情况，服务器中的内存主要采用的是Registered内存，在内存上添加锁相环电路和几个寄存器，这样每个控制信号仅仅针对数量很少的寄存器，不用针对内存条上的每个内存颗粒来输出信号，可以很大程度上降低控制芯片的负载，提高信号的质量。
同时锁相环电路大大减少了内存系统的时间延迟，保证了数据的同步。
下面就是寄存器的功能图寄存器仅仅寄存了每个内存条上的控制信号，对于数据信号没有进行任何操作。
因为控制信号例如S0、CKE0等等信号都是控制多个内存颗粒的信号，所以当服务器上安装8到16条内存的时候，仅仅靠主板上的控制芯片来控制肯定是力不从心。
上面的逻辑图就很好的说明了Registered内存中锁相环电路的作用。
该电路时时保证和主板上的时钟电路所属出的时钟频率保持同步，使用这个时钟信号驱动寄存器和内存芯片颗粒就不会产生时钟的漂移。
所以目前的服务器内存都采用的是Registered内存条。
主板上内存系统的设计主板上对于内存的访问主要是由北桥芯片来控制。
32位CPU能够访问的内存容量是64GB。
这是由CPU寻址空间和数据带宽固定的。
但是在实际使用中，我们的北桥芯片能够寻址的空间却十分有限。
一般PC是2GB，高端PC可能达到4GB，高端服务器可以达到32GB 的内存容量。
这一部分和各个系统内存控制芯片的设计有关。
在此我以Intel 815E芯片组为例说明一下主板上内存系统的设计。
Intel 815E北桥控制芯片的内存控制电路的逻辑图如下：每种信号引脚的功能如下表：符号功能详细描述SMD [0-63] I/O 数据输入/输出SMAA [0-12] I/O 地址选择SMAB [4-7] I/O 地址选择SMAC [4-7] I/O 地址选择SBS [0-1] Control Bank选择SCSA [0-5] Control 片选信号SCSB [0-5] Control 片选信号SRAS Control 行地址选择信号SCAS Control 列地址选择信号SDQM [0-7] Control 数据掩码控制SWE Control 写允许信号SCKE [0-5] Clock 时钟允许信号SRCOMP Control 用来校准系统内存的I/O缓冲。
一般在主板上固定设置为高该芯片组的内存兼容性和管理特性主要有下面几点：Intel 815E支持64bits的内存。
从芯片引脚信号图可以看出，该芯片组只有64bits的数据带宽，没有8bits的ECC校验。
北桥芯片没有SPD监测电路。
该信息必须通过南桥芯片上的服务器系统管理总线SM_Bus总线来读出SPD的信息，然后传送到北桥芯片的寄存器中。